SU1149242A1 - Многоканальна система дл анализа формы и регистрации аналоговых процессов - Google Patents

Abstract

1. МНОГОКАНАЛЬНАЯ СИСТЕМА ДЛЯ АНАЛИЗА ФОРМЫ И РЕГИСТРАЦИИ АНАЛОГОВЫХ ПРОЦЕССОВ, содержаща  в каждом канале усилитель, выход которого подключен к информационному входу аналого-цифрового преобразовател , выход которого соединен с входом запоминающего блока, входы усилителей  вл ютс  информационньв4и входами системы , вход запуска каждого аналогоцифрового преобразовател  соединен с выходом коммутатора, отличающа с  тем, что, с целью расширени  ее функциональных возможностей путем оперативного установлени  частот дискретизации на заданных участках периода регистрации и повышени  производительности, в нее введены блок ввода программ, блок задани  режимов, дешифратор команд, формирователь импульса сброса, мультиплексор , регистр номера канала, формирователь одиночных импульсов, элемент ИЛИ, первый, второй и третий триггеры, первьй и второй элементы И, элемент ИЛИ-НЕ, генератор тактовых импульсов и блоки формировани  частот дискретизации , каждый из которых имеет первый и второй запоминающие узлы, счетчик адреса, распределитель импульсов, дешифратор конца программы, первый и второй реверсивные счетчики, одновибратор , четвертый и п тый триггеры, третий, четвертый, п тый и шестой элементы И, первый, второй и третий элементы И-НЕ, первый, второй и третий элементы НЕ, первый и второй элементы задержки, причем установочные входы первого, второго и третьего триггеров соединены с выходом элемента ИЛИ, выход перврго элемента И соединен с первым входом второго элемента И и с разрешающим входом блока ввода программ, входы данных которого  вл ютс  входами данных системы, синхронизирующие входы и выход  вл ютс  синхронизирующими входами и выходом системы, вход блокировки подключен к управл ющему блокировкой выходу блока задани  режимов, первые инфор- О мационные выходы блока ввода программ Ю и блока задани  режимов соединены с информационными входами регистра номера канала, первого и второго .запоминающих узлов и счетчика адреса, вторые информационные выходы блока ввода программ и блока задани  режимов соединены с информационными входами дешифратора команд, выход номера канала которого подключен к управл ющему входу записи регистра номера канала, каждый выход разрешени  записи которого подключен к тактовому входу распределител  импульсов

Description

с ех тветствующего блока формировани  «аетот дискретизации,установочные .ssoflbi распределител  импульсов, «счетчика адреса, четвертого триггера йврвого и второго реверсивных счетчиков соединены с выходом элемента Ш1И, выход элемента ИЛИ-НЕ подключен к единичному входу первого триггера к единичному входу четвертого триггера , к единичному и нулевому входам п того триггера, тактовый вход которого и первый вход третьего элемента И соединены с выходом генератора так товых импульсов, выход второго триггера подключен к первому входу четвертого элемента И, выход которого соединен со счетным входом первого реверсивного счетчика, выходы разр дов регистра номера канала соединены с адресным входом мультиплексора, информационные входы которого соединены соответственно с выходами усилителей , выход мультиплексора подключен к входу формировател  одиночных импульсов, выход которого соединен с нулевым входом второго триггера , единичный вход которого соединен с выходом предварительного запуска дешифратора команд, выходы внешнего запуска, пуска, останова и сброса которого соединены соответственно с единичным входом третьего триггера, с первьш входом элемента ИЛИ-НЕ, с нулевым, входом первого триггера и с первым уходом элемента ИЛИ, второй вход которого соединен с выходом формировател  импульса сброса, второй вход второго элемента И соединен с входом внешнего запуска системы, третий вход подключен к выходу третьего триггера, выход второго элемента И соединен с вторым входом элемента ИЛИ-НЕ, выход первого триггера соединен с входом генератора тактовых импульсов, выход одновибратора блока формировани  частот дискретизации соединен с соответствующим входом коммутатора выход первого элемента НЕ подключен к соответствующему входу первого элемента И, второй вход третьего эле мента И соединен с выходом п того триггера, третий вход третьего элемента И и вход первого элемента НЕ подключен к выходу первого элемента И-НЕ, выход второго элемента И-НЕ соединен с первым входам третьего элемента И-НЕ, второй вход которого 42 соединен с выходом четвертого триггера , выход третьего элемента И-НЕ соединен с первым входом первого элемента И-НЕ, второй вход которого, вход первого элемента .задержки и счетный вход счетчика адреса соединены с выходом переноса первого реверсивного счетчика, выход п того элемента И соединен с тактовым входом второго реверсивного счетчика, выход шестого элемента И соединен с тактовым входом первого реверсивного счетчика, информационный вход которого и информационный вход дешифратора конца программы соединены с выходом первого запоминающего узда, выход дешифратора конца программы подключен к первому входу второго элемента И-НЕ и к входу второго элемента НЕ, выход которого соединен с вторым входом четвертого элемента И и с первым входом шестого элемента И, второй вход которого соединен с выходом первого элемента задержки, третий вход шестого элемента И, счетный вход второго реверсивного счетчика и первый вход п того элемента И подключены к выходу третьего элемента И, второй вход п того элемента И соединен с выходом второго элемента задержки, вход которого, третий вход четвертого элемента И, входы одновибратора и третьего элемента НЕ соединены с выходом переноса второго реверсивного счетчика, выход третьего элемента НЕ соединен с вторым входом второго элемента И-НЕ, выходы разр дов счетчика адреса тюдкпючены к адресным входам первого и второго запоминающих узлов, тактовый вход счетчика адреса, первого и второго запоминающих узлов соединены соответственно с первым, вторьм и третьим выходами распределител  импульсов, выход второго запонинакицего узла подключен к информационному входу второго реверсивного счетчика. 2, Система по п. 1, о т л и ч а ющ а   с   тем, что блок ввода про-ъ грамм содержит элементы И, ИЛИ, задержки , схемы сравнени , триггеры, регистр команд, регистр адреса и согласующие элементы, причем информационные входы с первого по шестнадцатый согласующих элементов  вл ютс  входами данных, блока, выходы согласующих элементов с первого по четвертый подктаочены соответственно к ин .формационным входам регистра команд информационные входы согласующих элементов с семнадцатого по двадцать первый  вл ютс  синхронизирующими входами блока, выход двадцать второго согласующего элемента  вл етс  синхронизирующим выходом блока, выход двадцать третьего согласук цего элемента соединен с информационным входом шестнадцатого согласующего элемента, вход блокировки блока соединен с разрешакндими входами согласующих элементов с п того по шестнад цатый и двадцать первого, с первыми входами первого и второго элементов И, с входом .:блокировки регистра команд , выходы разр дов которого и выход второго элемента И  вл ютс  вторым информационным выходом блока, выходы согласующих элементов с п тог по шестнадцатый  вл ютс  первым информационным выходом блока, выход каждого согласующего элемента с п того по двенадцатый соединен с первым входом соответствующей схемы сравнени ,второй вход которой подключе к выходу соответствующего разр да регистра адреса, первый вход третьего элемента И соединен с выходом двадцать первого согласующего элемента , входы, начина  с второго, третьего элемента И, соединены соответственно с выходами схем сравнени  вьпсод третьего элемента И соединен с 1 2 единичным входом первого триггера, выход которого подключен к второму входу второго элемента И, к разрешающему входу двадцать второго согласующего элемента и к первьм входам четвертого и п того элементов И, второй вход первого элемента И  вл етс  разрешающим входом блока, выход подключен к единичному входу второго триггера, информационный и разрешающий входы двадцать третьего согласующего элемента соединены соответственно с выходами четвертого элемента И и второго триггера, тактовый вход которого подключен к выходу четвертого элемента И, установочные входы первого и второго триггеров и регистра команд подключены к выходу восемнадцатого согласующего элемента, выход двадцатого согласующего элемента соединен с вторым четвертого элемента И и с первьм входом элемента ИЛИ, второй вход которого и третий вход второго элемента И подключены к выходу дев тнадцатого согласующего элемента, выход элемента ИЛИ соединен с вторым входом п того элемента И, выход которого через элемент задержки соединен с информационным входом двадцать второго согласующего элемента, тактовые входы первого триггера и регистра команд соединены с выходом семнадцатого согласующего элемента.

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  цифрового анализа формы нескольких одновременно протекающих аналоговых процессов.

Известна многоканальна  система регистрации аналоговых процессов, содержаща  аналого-цифровые преобразователи и блоки пам ти. . Принцип действи  этой системы заключаетс  в дискретизации исследуемых процессов, выборке дискретных значений сигналов, преобразовании их в цифровой код и запоминании кодов в блоках пам ти, дл  восстановлени  впоследствии формы исследуемых сигналов l J.

Недостатком известкой системы  вл ютс  ее ограниченные функциональные возможности.

Известна также многоканальна  сисТема регистрации аналоговых процессов, содержаща  в каждом канале последовательно соединенные усшштель входного сигнала, аналого-ци овой преобразователь и запоминающий блок, а также общий дл  всех каналов блок управлени , соединенный с соответствующими входами аналого-цифровых преобразователей , источник частот дискретизации , подключеннь } своими выходами

к входам блока управлени , шину пускового сигнала, измеритель времениого интервала и блок блокировки источникa частот дискретизации, при этом вход блока блокировки, объединенный с входом Старт измерител  временны интервалов, подключен к шине пускового сигнала, вход Стоп измерител  временных интервалов подключен к одному из выходов источника частот дискретизации . Недостатком известной системы  вл ютс  ее ограниченные функциональные возможности, так как нет возможности оперативно устанавливать задан ные частоты дискретизации на заданных участках периода регистрации. Кроме этого, все параметры режима регистрации устанавливаютс  оператором вручную и нет возможности исполь зовани  дл  этих целей электронной вычислительной машины (ЭВМ), т.е. применение ЭВМ дл  управлени  экспе риментом при использовании указанной системы регистрации ограничено. Целью изобретени   вл етс  расширение функциональных возможностей за счет оперативного установлени  частот дискретизации на заданньпс участках периода регистрации и повышени  производительности. Поставленна  цель достигаетс  тем что в систему, содержащую в каждом канале усилитель, выход которого под ключен к информационному входу аналого-цифрового преобразовател , выход которого соединен с входом запоминающего блока, входы усилителей  вл ютс  информационными входами сие темы, вход запуска каждого аналогоцифрового преобразовател  соединеи с выходом коммутатора, введены блок ввода программ, блок задани  режимов , дешифратор команд, формировател импульса сброса, мультиплексор, регистр номера канала, формирователь одиночных импульсов, элемент ШШ, первый, второй и третий триггеры, первый и второй элементы И, элемент ИЛИ-НЕ, генератор тактовых импульсов и блоки формировани  частот дискретизации ,; каждый из которых Ш4еет первый и второй запом шающие узлы, счетчик адреса, распределитель импульсов , деш1фратор конца прогрш4мы, первый и второй реверсивные счетчики , одновибратор, четвертый и п тый триггеры, третий, четвертый, п тый и шестой элементы И, перш, второй и третий элементы И-НЕ, первый, второй и третий элементы НЕ, первый и 1 24 второй элементы задержки, причем установочные входы первого, второго и третьего триггеров соединены с выходом элемента ИЛИ, выход первого элемента И соединен с первым входом второго элемента И и с разрешающим входом блока ввода программ, входы данных которого  вл ютс  входами данных системы, синхронизирующие входы и выход  вл ютс  синхронизирующими входами и выходом системы, вход блокировки подключен к управл ющему блокировкой выходу блока задани  режимов , первые информационные выходы блока ввода программ и блока задани  режима соединены с информационными входами регистра номера канала, первого и второго запоминающих узлов и счетчика адреса, вторые информационные выходы блока ввода программ и блока задани  режимов соединены с информационными входами дешифратора команд, выход номера канала которого подключен к управл ющему входу записи регистра номера канала, каждый выход разрешени  записи которого подключен к тактовому входу распределител  импульсов соответствующего блока формировани  частот дискретизации , установочные входы распределител  импульсов, счетчика адреса, четвертого триггера, первого и второго реверсивных счетчиков соединены с выходом элемента ИЛИ, выход элемента ИЛИ-НЕ подключен к единичному входу первого триггера, к единичному входу четвертого триггера, к единичному и нулевому входам п того триггера , тактовый вход которого и первый вход третьего элемента И соединены с выходом генератора тактовых импульсов , выход второго триггера подключен к первому входу четвертого элемента И, выход которого соединен. со счетным входом первого реверсивного счетчика, выходы разр дов регистра номера канала соединены с адресным входом мультиплексора, информационные входы которого соединены соответственно с выходами усилителей , выход мультиплексора подключен к входу формировател  одиночных импульсов , выход которого соединен с нулевым входом второго триггера, единичный вход которого соединен с выходом предварительного запуска дешифратора команд, выхода внешнего запуска, пуска, останова и сброса которого соединены соответственно с единичным входом третьего триггера, с первым входом элемента ИЛИ-НЕ,с нулевым входом первого триггера и с первым входом элемента ИЛИ, второй вход которого соединен с выходом формировател  импульса сброса, второй вход второго элемента И соединен с входом внешнего запуска системы, третий вход подключен к выходу третьего триггера выход второго элемента И соединен с вторым входом элемента ИЛИ-НЕ, выход первого триггера соединен с входом генератора тактовых импульсов, выход одновибратора каждого блока формировани  частот дискретизации соединен с соответствующим входом коммутатора, выход первого элемента НЕ подключен к соответствующему входу первого элемента И, второй вход третьего элемента И соединен с выходом п того триггера, третий вход третьего элемента И и вход первого элемента НЕ подключены к выходу первого элемента И-НЕ, выход второго элемента И-НЕ соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом четвертого триггера , выход третьего элемента И-НЕ соединен с первым входом первого элемента И-НЕ, второй вход которого, вход первого элемента задержки и счетный вход счетчика адреса соединены с вьпсодом переноса первого реверсивного счетчика, выход п того элемента И соединен с тактовым входом второго реверсивного счетчика, выход шестого элемента И соединен с тактовым входом первого реверсивного счетчика , информационный вход которого и информационный вход дешифратора конца программы соединены с выходом первого запоминающего уэла, выход дешифратора Конца программы подключен к первому входу второго элемента И-НЕ и к ВХОДУ второго элемента НЕ, выход которого соединен с вторым входом четвертого элемента И и с первым входом шестого элемента И, второй вход которого соединен с выходом первого элемента задержки , третий вход шестого элемента счетный вход второго реверсивного счетчика и первый вход п того элемента И подключен к выходу третьего элемента И, второй вход п того элемента И соединен с выходом второго элемента задержки, вход которого, третий вход четвертого элемента И, входы одновибратора и третьего элемента НЕ соединены с выходом переноса второго реверсивного счетчика, выход третьего элемента НЕ соединен с вторым входом второго элемента И-НЕ, выходы разр дов счетчика адреса подключены к адресным входам первого и второго .запоминающих уэ ов, тактовые входы счетчика адреса, первого и второго запоминающих узлов соединены соответственно с первым, вторым и третьим выходами распределител  импульсов, выход второго запоминающего узла подключен к информационному входу второго реверсивного счетчика. Блок ввода программ содержит элементы И, ИЛИ задержки, схемы сравнени , триггеры, регистр команд, регистр адреса и согласующие элементы , причем информационные входы с первого по шестнадцатый согласующих элементов  вл ютс  входами данных блока, выходы согласующих элементов с первого по четвертый подключены соответственно к информационным входам регистра команд, информационные входы согласующих элементов с семнадцатого по двадцать первый  вл ютс  синхронизирующими входами блока, выход двадцать второго согласукнцего элемента  вл етс  синхронизирующим выходом блока, выход двадцать третьего согласующего элемента, вход блокировки блока соединен с разрешающими входами согласукицих элементов с п того по шестнадцатый и двадцать первого, с первыми входами первого и второго элементов И, с входом блокировки регистра команд, выходы разр дов которого и выход второго элемента И  вл ютс  BToiHiiM информаиионHbw выходом лока, выходы согласукгщих элементов с п того по шестнадцатый ЯВЛ5ПОТСЯ первым ннфо1и 1ационным выходом блока, выход каждого согласующего элемента с п того по двенадцатый соединен с первым входом со- ответствутощей схемы сравнени , второй вход которой подключен к выходу соответствующего разр да регистра адреса, первый вход третьего злемента И соединен с выходом двадцать первого согласующего элемента, входы , начина  с второго, третьего злеента И соединены соответственно с выходами схем сравнени , выход третьего элемента И соединен с единичным входом первого триггера, выход которого подключен к второму входу второ го элемента И, к разрешающему входу двадцать второго согласующего элемента и к первым входам четвертогд и п того элементов И, второй вход первого элемента И  вл етс  разрешаю щим входом блока, выход подключен к единичному входу второго триггера, информационньй и разрешакщий входы двадцать третьего согласующего элемента соединены соответственно с вы ходами четвертого элемента И и второ го триггера, тактовый вход которого подключен к выходу четвертого элемен та И, установочные входы первого и второго триггеров и регистра команд подключены к выходу восемнадцатого согласующего элемента, выход двадца .того согласующего элемента соединен вторым входом четвертого элемента И и с первым входом элемента ИЛИ, второй вход которого и третий вход второго элемента И подключены к выходу дев тнадцатого согласующего элемента , выход элемента ИЛИ соединен с вторым входом п того элемента И, ход которого через элемент задержки соединен с информационным входом двадцать второго согласующего элемен та, тактовые входы первого триггера и регистра команд соединены с выходом семнадцатого согласукнцего элемен та. На фиг.1 схематически представлена предлагаема  система; на фиг.2 схема блока задани  частот дискретизации; на фиг.З - схема блока ввода программ; на фиг.4 - временные диаграммы работы системы. Система содержит усилители 1, аналого-цифровые преобразователи 2, запоминающие блоки 3 блок 4 ввода программ, блок 5 задани  режимов, вы полн ющий функции пульта оператора; дешифратор 6 команд, регистр 7 номер канала, мультиплексор 8, формирователь 9 одиночных импульсов, формирователь 10 импульса сброса, элемент ИЛИ 11, элемент И 12, триггеры 13 и 14, элемент ИЛИ-НЕ 15, триггер 16, генератор 17 тактовых импульсов, бло ки 18 формировани  частот дискретиза ции, коммутатор 19, элемент И 20, входы-выходы 21, вход 22 внешнего запуска, распределитель 23 импульсов запоминающий узел 24, счетчик 25 лдреса , запоминающий узел 26,триггер 27, реверсивный счетчик 28, реверсивный счетчик 29, дешифратор 30 конца |Программы, триггер 31, элемент И-НЕ 32, элемент И-НЕ 33, элемент 34, элемент И 35, элемент И 36, элемент И 37, элемент И 38, одновибратор 39, элемент НЕ 40, элемент 41 задержки, элемент И-НЕ 42, элемент НЕ 43, элемент 44 задержки, элемент И 45, согласующие элементы 46, регистр 47 адреса, схемы 48 сравнени , регистр 49 команд, триггер 50, элемент И 51, элемент И 52, триггер 53, элемент И 54, элемент ИЛИ 55, элемент 56 задержки , элемент И 57. Адрес блока 4 содержитс  в регистре 47 и задаетс , как правило, перемычками или переключател ми на соответствующих входах схем 48 сравнени . Разр дность управл ющего слова , которое запоминаетс  в регистре 49 команд, равна: м 4 и, следовательно , количество команд равно: К 2 16. Так как общих команд управлени  в системе С 6 (пуск, останов , сброс, предварительный запуск, внешний запуск, номера канала), то в этом случае в системе можно применить количество блоков 18, равное: Н К-С 16-6 10. Канал обмена информацией, например , микроэвм Электроника-60 имеет шестнадцать разр дов данных и адреса (ДА О - ДА 15). Дл  осуществлени  обмена информацией с указанной ЭВМ используетс  п ть управл ющих шин канала , четыре из них входные (ввод, вьтод, сброс, СИА - синхроимпульс процессора) и одна выходна  (СИП синхроимпульс внешнего устройства). Разр ды адреса 5-12 определ ют выбор устройства, разр ды 1 - А команду дл  системы. Дл  увеличени  числа команд системы можно увеличить разр дность командного слова. Сигнал ЭВМ СИА информирует о том, что. на этих шинах установлен адрес и он может быть использован дл  запоминани  сигнала Выбор в триггере 53 и разр дов команды 1-4 в регистре 49. Сигнал стробировани  дешифратора 6 команд вырабатываетс  на выходе элемента И 52. Элементами 55 - 57 вырабатываетс  сигнал СИП,  вл ющийс  ответным сигналом блока 4 на обращение к нему ЭВМ. В момент действи  сигнала Вывод информаци  с шин ДА О - ДА 15 заноситс  в запоминаю9 щие узлы 24 и 26 и счетчик 25 адреса блоков 18, а также в регистр номера канала или выполн ютс  команды управлени . Элементами 45, 50, 54 в рабатываетс  потенциал разр да состо ни  ДАО, который формируетс  элементом И 12 и сигнализирует о готовности системы прин ть программ ее функционировани  во врем  цикла Ввод микроэвм. Сигналом Блокиров ка, поступающим с выхода блока 5, блок 4 блокируетс  (выходы соответствующих элементов 46, 52 и регистр 49 переход т в состо ние Обрыв). При этом функцию программировани  р жима регистрации системы выполн ет оператор с блока 5 вручную. Блок 5 может содержать в своем составе последовательно соединенные клавиатуру, шифратор и регистры дан ных и команд, а также формирователь импульса стробировани  дешифратора 6 команд, клавишу блокировки блока - 4, выходные буферные элементы, кото рые наход тс  в состо нии Обрьш при функционировании блока 4. Формирователь 9 может содержать в своем составе последовательно соединенные компаратор напр жени  и одновибратор. Формирователь 10 импульса сброса может содержать инвер тор, вход которого через параллельн соединенные резистор и конденсатор подключен к проводу нулевого потенциала , а выход - к выходной шине. При подаче напр жени  питани  к системе на выходе формировател  10 импульса сброса по вл етс  сигнал, который через элемент ИЛИ 11 произв дит установку в исходное состо ние соответствующих триггеров и счетчиков . Сигналы с входа 21 поступают на вход блока 4, где дешифрируетс  адрес внешнего устройства, к которо обращаетс  ЭВМ, и если ЭВМ обращает с  к данному блоку 4, то в соответствии с сигналами на выходе дешифра тора 6 команд производитс  одна из операций управлени  системой регист ции. Пусть на выходе дешифратора 6 ко манд по вл етс  сигнал Запись 1. По этому сигналу производитс  прием информации с выхода блока 4 в счетчик 25 адреса первогр блока 18. Сиг Запись 1, подающийс  на тактовый вход распределител  23 импульсов, с 42 держащего, например, последовательно соединенные счетчик и дешифратор, поступает с первого выхода распределител  23 импулвсов на вход счетчика 25 адреса. По заднему фронту этого сигнала состо ние распределител  23 импульсов измен етс  на единицу. При по влении второго сигнала Запись 1 производитс  прием информации в запоминающий узел 24 по адресу, поступающему с выхода счетчика 25. При по влении третьего сигнала Запись 1 производитс  прием информации в запоминающий узел 26. Если разр дность и емкость запоминающих узлов 24 и 26 больша , то прием информации в один адрес может производитьс  в несколько тактов. Сначала - прием адреса в счетчик 25, затем - прием данных в запоминающие узлы 24 и 26. При этом число разр дов распределител  23 импульсов должно быть увеличено. Аналогично заноситс  программа функционировани  в другие блоки 18. Причем по последнему адресу программы запоминающего узла 24 пишетс  признак конца программы, например, во все разр ды занос тс  нули. После окончани  записи всей программы ЭВМ устанавливает командой Сброс счетчик 25 адреса в исходное состо ние и может выдать команду Пуск (фиг. 4а), котора  через элемент ИЛИ-НЕ 15 устанавливает в 1 триггер 13, запускай тем самым генератор 17 тактовых импульсов (фиг. 46), а также обнул ет триггер 27, устанавливает в 1 триггер 31. При по влении первого импульса на тактовом входе триггера 27 последний по переднему фронту импульса устанавливаетс  в 1, и через элемент И 38 начинают проходить тактовые импульсы. Первьй тактовый импульс через элементы И 35 и 37 производит запись информации соответственно в реверсивные счетчики 28 и 29 с выходов запоминающих узлов 24 и 26. При этом состо ни  этих счетчиков измен ютс , и на их выходах обратных переносов устанавливаетс  О, при этом на выходе одновибратора 39 формируетс  первый импульс дискретизации , который через коммутатор 19 поступает на соответствуи цие входы аналого-цифровых преобразователей 2. Счетчик 29 работает в режиме вычитани . После того как на его счетный вход поступ т тактовые импульсы количество которых равно числу, записанному в счетчик 29 с выхода запоминающего узла 26, на его выходе переноса по витс  1, котора  через элемент И 36 произведет уменьшение на единицу содержимого счетчика 28.

Выбира  соответствукнцим образом число заносимое в реверсивный счетчик 29, и при известном периоде еледовани  тактовых импульсов можно устанавливать необходимый период импульсов дискретизации системы, а задава  число, заносимое в реверсивньй счетчик 28, работающий в режиме вычитани , MOJKHO устанавливать нужное количество измерений при заданном периоде дискретизации. После по влени  1 на выходе реверсивного счетчика 28 (фиг. 4в), содержимое счетчика 25 адреса увеличиваетс  на единицу и при очередном тактовом имцульсе происходит занесение новой информации в реверсивные счетчики 28 и 29 соответственно с выходов запоминающих узлов 24 и 26. Генерирование импульсов дискретизации.с заданными параметрами (фиг. 4г) продолжаетс  до тех пор, пока с выхода запоминающего узла 24 не поступит код конца программы. При этом на выходе дешифратора 30 по вл етс  1 (фиг. 4д) и на выходе элемента НЕ 40 по вл етс  О. При поступлении очередного тактового импульса производитс  запись информации в счетчик 29 и генерирование последнег импульса дискретизации. Величины времени задержки элементов 41 и 44 выбираютс  несколько большими длительности тактового импульса, чтобы предотвратить занесение информации в соответствующие реверсивные-счетчики по тактовому импульсу, обнул ющему их.

Система может работать в режиме запуска от внешнего источника, при этом после программировани  режимов регистрации выдаетс  команда Внешний запуск. При этом на выходе триггера 16 устанавливаетс  1, и если устройство готово (на выходе элемента И 12 t), то при поступлении сигнала запуска с входа 22 через элемент И 20 происходит запуск систе мы.

Система может работать также в релоше предварительного запуска.

который необходим в случае, когда нужно получить информацию о предыстории исследуемого сигнала. В этом случае в запоминающий узел 26 занос тс  коды тактовой частоты импульсов дискретизации в периоды до начала исследуемого сигнала и после него, а в запоминающий узел 24 заноситс  код, которьш определ ет количество измерений происходимых после по влени  исследуемого сигнала. При этом по команде Номер канала производитс  занесение соответствующего кода номера канала исследуемого сигнала в регистр 7, затем с помощью мультиплексора йроизводитс  коммутаци  выхода усилител  1 выбранного канала с входом формировател  9. По команде Предварительный запуск на выходе триггера 14 устанавливаетс  О, который блокирует элемент И 36, а по команде Пуск (фиг. 4е) начинаетс  регистраци  информации с заданной частотой дискретизации (фиг. 4и), При по влении исследуемого сигнала (фиг. 4ж) на выходе формировател  9 по вл етс  импульс (фиг, 4з), который обнул ет триггер 14, на инверсном выходе которого по вл етс  1, при этом элемент И 36 деблокируетс  и импульсы с вькода реверсивного счетчика 29 поступают на счетньй вход реверсивного счетчика 28. Регистраци  заканчиваетс  после количества измерений , заданного кодом, занесенным в «счетчик 28,

В системе имеетс  возможность оперативно устанавливать заданные частоты дискретизации на заданных участках периода регистрации. Это позвол ет значительно сократить объем запоминающих блоков 3 при регистрации переходных процессов и импульсов сложной формы. Помимо этого имеетс  возможность производить последовательно р д полных периодов регистрации с заданной фиксированной частотой дискретизации в каждом периоде регистрации . Это позвол ет, например, автоматически осуществл ть программу испытаний различных источников аналоговых сигналов в заданном частотном диапазоне. Режи1Ф1 регистрации определ ютс  программой функционировани  системы регистрации вводимой в блоки 18 системы автоматически с ЭВМ или вручную оператором с пульта .

Пдск

S

или

tt

tri

,

2

jffi

д

г

Пуск

ж Г

Г

и 18

Claims (2)

1. МНОГОКАНАЛЬНАЯ СИСТЕМА ДЛЯ АНАЛИЗА ФОРМЫ И РЕГИСТРАЦИИ АНАЛОГОВЫХ ПРОЦЕССОВ, содержащая в каждом канале усилитель, выход которого подключен к информационному входу аналого-цифрового преобразователя, выход которого соединен с входом запоминающего блока, входы усилителей являются информационными входами системы, вход запуска каждого аналогоцифрового преобразователя соединен с выходом коммутатора, отличающаяся тем, что, с целью расширения ее функциональных возможностей путем оперативного установления частот дискретизации на заданных участках периода регистрации и повышения производительности, в нее введены блок ввода программ, блок задания режимов, дешифратор команд, формирователь импульса сброса, мультиплексор, регистр номера канала, формирователь одиночных импульсов, элемент ИЛИ, первый, второй и третий триггеры, первый и второй элементы И, элемент ИЛИ-HE, генератор тактовых импульсов и блоки формирования частот дискретизации, каждый из которых имеет первый и второй запоминающие узлы, счетчик адреса, распределитель импульсов, дешифратор конца программы, первый и второй реверсивные счетчики, одновибратор, четвертый и пятый триггеры, третий, четвертый, пятый и шестой элементы И, первый, второй и третий элементы И-НЕ, первый, второй и третий элементы НЕ, первый и второй элементы задержки, причем установочные входы первого, второго и третьего триггеров соединены с выходом элемента ИЛИ, выход первого элемента И соединен с первым входом второго элемента И И с разрешающим входом блока ввода программ, входы данных которого являются входами данных системы, синхронизирующие входы и выход являются · синхронизирующими входами и выходом •системы, вход блокировки подключен к управляющему блокировкой выходу блока задания режимов, первые информационные выходы блока ввода программ и блока задания режимов соединены с информационными входами регистра номера канала, первого и второго .запоминающих узлов и счетчика адреса, вторые информационные выходы блока ввода программ и блока задания режимов соединены с информационными входами дешифратора команд, выход номера канала которого подключен к управляющему входу записи регистра номера канала, каждый выход разрешения записи которого подключен к тактовому входу распределителя импульсов соответствующего блока формирования частот дискретизации,установочные «$®ды распределителя импульсов, счетчика адреса, четвертого триггера, первого и второго реверсивных счетчиков соединены с выходом элемента ИЛИ, выход элемента ИЛИ-HE подключен к единичному входу первого триггера, к единичному входу четвертого триггера, к единичному и нулевому входам пятого триггера, тактовый вход которого и первый вход третьего элемента И соединены с выходом генератора тактовых импульсов, выход второго триггера подключен к первому входу четвертого элемента И, выход которого соединен со счетным входом первого реверсивного счетчика, выходы разрядов регистра номера канала соединены с адресным входом мультиплексора, информационные входы которого соединены соответственно с выходами усилителей, выход мультиплексора подключен к входу формирователя одиночных импульсов, выход которого соединен с нулевым входом второго триггера, единичный вход которого соединен с выходом предварительного запуска дешифратора команд, выходы внешнего запуска, пуска, останова и сброса которого соединены соответственно с единичным входом третьего триггера, с первым входом элемента ИЛИ-HE, с нулевым, входом первого триггера и с первым входом элемента ИЛИ, второй вход которого соединен с выходом формирователя импульса сброса, второй вход второго элемента И соединен с входом внешнего запуска системы, третий вход подключен к выходу третьего триггера, выход второго элемента И соединен с вторым входом элемента ИЛИ-HE, выход первого триггера соединен с входом генератора тактовых импульсов, выход одновибратора блока формирования частот дискретизации соединен с соответствующим входом коммутатора, выход первого элемента НЕ подключен к соответствующему входу первого элемента И, второй вход третьего эле- . мента И соединен с выходом пятого триггера, третий вход третьего элемента И и вход первого элемента НЕ подключен к выходу первого элемента И-НЕ, выход второго элемента И-НЕ соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом четвертого триггера, выход третьего элемента И-НЕ соединен с первым входом первого элемента И-НЕ, второй вход которого, вход первого элемента .задержки и счетный вход счетчика адреса соединены с выходом переноса первого реверсивного счетчика, выход пятого элемента И соединен с тактовым входом второго реверсивного счетчика, выход шестого элемента И соединен с тактовым входом первого реверсивного счетчика, информационный вход которого и информационный вход дешифратора конца программы соединены с выходом первого запоминающего узла, выход дешифратора конца программы подключен к первому входу второго элемента И-НЕ и к входу второго элемента НЕ, выход которого соединен с вторым входом четвертого элемента Ии с первым входом шестого элемента И, второй вход которого соединен с выходом первого элемента задержки, третий вход шестого элемента И, счетный вход второго реверсивного счетчика и первый вход пятого элемента И подключены к выходу третьего элемента И, второй вход пятого элемента И соединен с выходом второго элемента задержки, вход которого, третий вход четвертого элемента И, входы одновибратора и третьего элемента НЕ соединены с выходом переноса второго реверсивного счетчика, выход третьего элемента НЕ соединен с вторым входом второго элемента И-НЕ, выходы разрядов счетчика адреса подключены к адресным входам первого и второго запоминающих узлов, тактовый вход счетчика адреса, первого и второго запоминающих узлов соединены соответственно с первым, вторым и третьим выходами распределителя импульсов, выход второго запоминающего узла подключен к информационному входу второго реверсивного счетчика.

2. Система по π. 1, о т л и чающая с я тем, что блок ввода про—ь грамм содержит элементы И, ИЛИ, задержки, схемы сравнения, триггеры, регистр команд, регистр адреса и согласующие элементы, причем информационные входы с первого по шестнадцатый согласующих элементов являются входами данных, блока, выходы согласующих элементов с первого по четвертый подключены соответственно к ин1149242 .формационным входам регистра команд, информационные входы согласующих элементов с семнадцатого по двадцать первый являются синхронизирующими входами блока, выход двадцать второго согласующего элемента является синхронизирующим выходом блока, выход двадцать третьего согласующего элемента соединен с информационным входом шестнадцатого согласующего элемента, вход блокировки блока соединен с разрешающими входами согласующих элементов с пятого по шестнадцатый и двадцать первого, с первыми входами первого и второго элементов И, с входом блокировки регистра команд, выходы разрядов которого и выход второго элемента И являются вторым информационным выходом блока, выходы согласующих элементов с пятого по шестнадцатый являются первым информационным выходом блока, выход каждого согласующего элемента с пятого по двенадцатый соединен с первым входом соответствующей схемы сравнения,второй вход которой подключен к выходу соответствующего разряда регистра адреса, первый вход третьего элемента И соединен с выходом двадцать первого согласующего элемента, входы, начиная с второго, третьего элемента И, соединены соответственно с выходами схем сравнения, выход третьего элемента И соединен с единичным входом первого триггера, выход которого подключен к второму входу второго элемента И, к разрешающему входу двадцать второго согласующего элемента и к первым входам четвертого и пятого элементов И, второй вход первого элемента И являет ся разрешающим входом блока, выход подключен к единичному входу второго триггера, информационный и разрешающий входы двадцать третьего согласующего элемента соединены соответственно с выходами четвертого элемента И и второго триггера, тактовый вход которого подключен к выходу четвертого элемента И, установочные входы первого и второго триггеров и регистра команд подключены к выходу восемнадцатого согласующего элемента, выход двадцатого согласующего элемента соединен с вторым входом четвертого элемента Ии с первым входом элемента ИЛИ, второй вход которого и третий вход второго элемента И подключены к выходу девятнадцатого согласующего элемента, выход элемента ИЛИ соединен с вторым входом пятого элемента И, выход которого через элемент задержки соединен с информационным входом двадцать второго согласующего элемента, тактовые входы первого триггера и регистра команд соединены с выходом семнадцатого согласующего элемента.