JPS6118153B2 - - Google Patents
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- Publication number
- JPS6118153B2 JPS6118153B2 JP15724976A JP15724976A JPS6118153B2 JP S6118153 B2 JPS6118153 B2 JP S6118153B2 JP 15724976 A JP15724976 A JP 15724976A JP 15724976 A JP15724976 A JP 15724976A JP S6118153 B2 JPS6118153 B2 JP S6118153B2
- Authority
- JP
- Japan
- Prior art keywords
- time
- register
- output
- memory
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 32
- 238000001514 detection method Methods 0.000 description 12
- 239000011159 matrix material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Electric Clocks (AREA)
Description
本発明は複数の時刻を設定できるようにした電
子時計に関するものである。 従来、電子時計の時刻設定は、アラームの設定
に見られるように、時分等の計時用レジスタと同
一構成のアラームレジスタを設け、両レジスタの
一致をとるのが一般的である。この場合、１日当
り１〜２回程度の時刻設定ならばよいが、タイム
スケジユールの頻度が高い用途についてはメモリ
ーレジスタが増加し高価になるという欠点があつ
た。 本発明はこのような多数の時刻設定を少ない記
憶容量で可能とする電子時計のタイムメモリー回
路を提供するものである。 以下図面に従つて本発明の一実施例を説明す
る。 第１図は本発明の一実施例を示す電子時計の要
部ブロツク図である。１は時分レジスタで一般の
電子時計が備えているものである。２は時刻設定
レジスタでキーボードからの読込み、又はパルス
入力により所望の時刻に設定される。３は両レジ
スタの切換えゲートで、時刻設定のときのみ時刻
設定レジスタ２側のゲートを開き、それ以外は時
分レジスタ１側のゲートを開く。４はバツフアレ
ジスタで、その内容はデコーダ５により解読され
る。６はRAM或はシフトレジスタから構成され
る記憶回路である。７はデコーダ出力及び設定／
検出切換信号（第１図点線の制御線）を受けて、
記憶回路６の書込み、読出しを行なう書込み／読
出しゲートである。この書込／読出しゲート７の
読出し出力が設定時刻の到来を示す一致出力とな
る。 第２図は簡単な実施例として30分単位の具体的
なタイムメモリの回路を示す。図において
子時計に関するものである。 従来、電子時計の時刻設定は、アラームの設定
に見られるように、時分等の計時用レジスタと同
一構成のアラームレジスタを設け、両レジスタの
一致をとるのが一般的である。この場合、１日当
り１〜２回程度の時刻設定ならばよいが、タイム
スケジユールの頻度が高い用途についてはメモリ
ーレジスタが増加し高価になるという欠点があつ
た。 本発明はこのような多数の時刻設定を少ない記
憶容量で可能とする電子時計のタイムメモリー回
路を提供するものである。 以下図面に従つて本発明の一実施例を説明す
る。 第１図は本発明の一実施例を示す電子時計の要
部ブロツク図である。１は時分レジスタで一般の
電子時計が備えているものである。２は時刻設定
レジスタでキーボードからの読込み、又はパルス
入力により所望の時刻に設定される。３は両レジ
スタの切換えゲートで、時刻設定のときのみ時刻
設定レジスタ２側のゲートを開き、それ以外は時
分レジスタ１側のゲートを開く。４はバツフアレ
ジスタで、その内容はデコーダ５により解読され
る。６はRAM或はシフトレジスタから構成され
る記憶回路である。７はデコーダ出力及び設定／
検出切換信号（第１図点線の制御線）を受けて、
記憶回路６の書込み、読出しを行なう書込み／読
出しゲートである。この書込／読出しゲート７の
読出し出力が設定時刻の到来を示す一致出力とな
る。 第２図は簡単な実施例として30分単位の具体的
なタイムメモリの回路を示す。図において
【式】は時刻設定マイクロ命令で、Ｘは時刻
設定レジスタ２の出力、Ｙは時分レジスタ１の出
力である。この出力Cinは選択されて４ビツトバ
ツフアレジスタＣに入り、その内容はデコーダマ
トリツクスDMで解読される。なお、４ビツドバ
ツフアレジスタＣは第１図のバツフアレジスタ４
に相当し、またデコーダマトリツクスDMは同図
のデコーダ５に相当する。Tiはデイジツトタイ
ム、tjはビツトタイムを表わすタイミング信号
で、レジスタ出力CinはデイジツトタイムToで１
秒台、デイジツトタイムT2で１分台、デイジツ
トタイムT3で10分台、デイジツトタイムT4で１
時間台、デイジツトタイムT5で10時間台、…の
内容が出力される。デコーダマトリツクスDMの
レジスタ出力Cinは10時間台の内容を検出するも
ので、T5t1のタイミングで１〜12時のデコーダ出
力が得られる。 第３図イ及びロは00分、30分をそれぞれ検出記
憶する回路である。バツフアレジスタＣの第１ビ
ツト出力C1はその過渡期においてレジスタ出力
Cinの全内容を出力する。従つて、イにおいて、
デイジツトタイムT1〜T4間にバツフア出力C1に
出力がなければ、フリツプフロツプＦ／F1はリ
セツトされたままであり、インバータ回路Inの出
力F0に00分00秒の検出記憶信号を出力する。デ
イジツトタイムT1〜T4間にバツフア出力があれ
ば、それは00分00秒ではなく、バツフア出力C1
が最初に１になるときフリツプフロツプＦ／F1
をセツトする。最終のデイジツトタイミング信号
の反転信号とフリツプフロツプＦ／F1の出力
信号F0′はデイジツトタイムT1〜T4間に後続する
バツフア出力C1があつてもフリツプフロツプ
Ｆ／F1が反転することを阻止し、デイジツトタ
イムTnで初めてフリツプフロツプＦ／F1をリセ
ツトするものである。なお、イにいてG1，G2は
オアゲート、G3，G4はアンドゲートである。ロ
において、C3は第２図のデコーダマトリツクス
DMから導出した「３」の内容を示す出力で、
T4t1のタイミング時には１デイジツト前の10分台
のレジスタ内容をデコードする。一方、イにおけ
るフリツプフロツプＦ／F1はT4t1のタイミング時
においてリセツトされたままであれば、デイジツ
トタイムT1〜T3間に１となるバツフア出力C1が
なく、少なくとも０分00秒であることを検出す
る。ここでC3及びF0が共に１であれば、フリツ
プフロツプＦ／F2をセツトしF3に30分00秒の検
出記憶信号を得る。最終デイジツトタイミング信
号の反転信号と帰環したフリツプフロツプ
Ｆ／F2の出力F3は30分00秒の検出がなされたと
きその最終デイジツトタイムTnでフリツプフロ
ツプＦ／F2をリセツトして元に復帰させるため
のものである。なおG5，G6はアンドゲート、G7
はオアゲートである。 第２図において、24ビツトランダム・アクセ
ス・メモリーRAMは第１図の記憶回路６に相当
するものであり、デコーダ出力と各時刻検出記憶
信号F0，F3によりアクセスされる。すなわち書
込みは、時刻設定マイクロ命令
力である。この出力Cinは選択されて４ビツトバ
ツフアレジスタＣに入り、その内容はデコーダマ
トリツクスDMで解読される。なお、４ビツドバ
ツフアレジスタＣは第１図のバツフアレジスタ４
に相当し、またデコーダマトリツクスDMは同図
のデコーダ５に相当する。Tiはデイジツトタイ
ム、tjはビツトタイムを表わすタイミング信号
で、レジスタ出力CinはデイジツトタイムToで１
秒台、デイジツトタイムT2で１分台、デイジツ
トタイムT3で10分台、デイジツトタイムT4で１
時間台、デイジツトタイムT5で10時間台、…の
内容が出力される。デコーダマトリツクスDMの
レジスタ出力Cinは10時間台の内容を検出するも
ので、T5t1のタイミングで１〜12時のデコーダ出
力が得られる。 第３図イ及びロは00分、30分をそれぞれ検出記
憶する回路である。バツフアレジスタＣの第１ビ
ツト出力C1はその過渡期においてレジスタ出力
Cinの全内容を出力する。従つて、イにおいて、
デイジツトタイムT1〜T4間にバツフア出力C1に
出力がなければ、フリツプフロツプＦ／F1はリ
セツトされたままであり、インバータ回路Inの出
力F0に00分00秒の検出記憶信号を出力する。デ
イジツトタイムT1〜T4間にバツフア出力があれ
ば、それは00分00秒ではなく、バツフア出力C1
が最初に１になるときフリツプフロツプＦ／F1
をセツトする。最終のデイジツトタイミング信号
の反転信号とフリツプフロツプＦ／F1の出力
信号F0′はデイジツトタイムT1〜T4間に後続する
バツフア出力C1があつてもフリツプフロツプ
Ｆ／F1が反転することを阻止し、デイジツトタ
イムTnで初めてフリツプフロツプＦ／F1をリセ
ツトするものである。なお、イにいてG1，G2は
オアゲート、G3，G4はアンドゲートである。ロ
において、C3は第２図のデコーダマトリツクス
DMから導出した「３」の内容を示す出力で、
T4t1のタイミング時には１デイジツト前の10分台
のレジスタ内容をデコードする。一方、イにおけ
るフリツプフロツプＦ／F1はT4t1のタイミング時
においてリセツトされたままであれば、デイジツ
トタイムT1〜T3間に１となるバツフア出力C1が
なく、少なくとも０分00秒であることを検出す
る。ここでC3及びF0が共に１であれば、フリツ
プフロツプＦ／F2をセツトしF3に30分00秒の検
出記憶信号を得る。最終デイジツトタイミング信
号の反転信号と帰環したフリツプフロツプ
Ｆ／F2の出力F3は30分00秒の検出がなされたと
きその最終デイジツトタイムTnでフリツプフロ
ツプＦ／F2をリセツトして元に復帰させるため
のものである。なおG5，G6はアンドゲート、G7
はオアゲートである。 第２図において、24ビツトランダム・アクセ
ス・メモリーRAMは第１図の記憶回路６に相当
するものであり、デコーダ出力と各時刻検出記憶
信号F0，F3によりアクセスされる。すなわち書
込みは、時刻設定マイクロ命令
【式】により
時刻設定の内容に従つて時刻検出記憶信号F0，
F3のいずれかが24ビツトRAMに入力され、時刻
設定のデコーダ出力に対応するメモリービツトが
セツトされる。この場合、各時間毎にそれぞれ00
分、30分の設定が可能であり、各メモリービツト
に対応して24の設定が行なえる。読出しは計時レ
ジスタ１の内容に従つて行なわれ、デコーダ出力
により該当するメモリービツトを読出し、時刻マ
イクロ命令の反転信号
F3のいずれかが24ビツトRAMに入力され、時刻
設定のデコーダ出力に対応するメモリービツトが
セツトされる。この場合、各時間毎にそれぞれ00
分、30分の設定が可能であり、各メモリービツト
に対応して24の設定が行なえる。読出しは計時レ
ジスタ１の内容に従つて行なわれ、デコーダ出力
により該当するメモリービツトを読出し、時刻マ
イクロ命令の反転信号
【式】と00分検出記憶
信号F0または30分検出記憶信号F3のアンド出力
により読出し信号を導出し単安定回路M0，M3等
を動作させ一致検出出力を得る。 この例では設定可能な各時刻に１ビツトのメモ
リーを当てているが、例えば10分間隔の場合は、
00分、10分、20分、30分、40分、50分を３ビツト
にコーデイングし、３×12＝36ビツトを用いて同
様に回路構成を行なうことは容易である。また、
特定時間間隔の複数時刻設定において、特殊な用
途では、例えば10分間隔としても８時03分、８時
13分、８時23分、…の様にある基準時間をユーザ
で設定したい場合もあり得る。この場合、基準時
間の設定はメモリー容量と関係なくゲート回路を
変更するだけで達成できる。もちろん、任意時間
間隔の複数時刻設定も同様である。また更に、設
定する時間間隔によりデコーダ出力の取出しタイ
ミングを変更するも可能である。 以上の実施例では、ほとんど使用しない時間帯
においてもメモリーを配していて、使用効率が非
常に悪いこともある。第４図の実施例は、10分間
隔の選択設定の場合を示し、各時にはすべて１ビ
ツトメモリーを配しており、指定時に対応してそ
の時の各分（00，10，…50）の１ビツトメモリー
が選択される。第４図において、Ｈは時間設定メ
モリー、Ｍは分設定メモリーであり、斜線を施し
たメモリーに対応して時分が設定される。このメ
モリーのアクセスは前記と略々同様の手段で行な
うことができ、またマイクロプロセツサー等の
RAMアクセスプログラミングでも行なうことが
できる。なお、第２図の実施例ではRAM内の各
ビツトに書込み、読出しのアクセスができ、アク
セス命令は時刻データそのものが当てられ、時刻
設定と時刻検出を共用するようなメモリーアクセ
ス構成となつているが、マイクロプロセツサー的
に行なうと、RAMはバイト毎に動かしたり、書
込み、読出しをすることが多く、バイト単位にバ
ツフアを通して読出し、書込み、或はビツト操作
がされる。 このように本発明によれば、設定時間毎に１な
いし複数ビツトの記憶回路を配するだけで、従来
のアラームレジスタ方式では設定に応じて例えば
14ビツトづつ増加するのに対し、本発明では例え
ば12時間毎設定として設定毎に１ビツトづつ配し
たとても最大12×60＝720ビツトであり、設定歩
度の高いものでも記憶ビツトが少なくてすみ、経
済的で非常に有用である。
により読出し信号を導出し単安定回路M0，M3等
を動作させ一致検出出力を得る。 この例では設定可能な各時刻に１ビツトのメモ
リーを当てているが、例えば10分間隔の場合は、
00分、10分、20分、30分、40分、50分を３ビツト
にコーデイングし、３×12＝36ビツトを用いて同
様に回路構成を行なうことは容易である。また、
特定時間間隔の複数時刻設定において、特殊な用
途では、例えば10分間隔としても８時03分、８時
13分、８時23分、…の様にある基準時間をユーザ
で設定したい場合もあり得る。この場合、基準時
間の設定はメモリー容量と関係なくゲート回路を
変更するだけで達成できる。もちろん、任意時間
間隔の複数時刻設定も同様である。また更に、設
定する時間間隔によりデコーダ出力の取出しタイ
ミングを変更するも可能である。 以上の実施例では、ほとんど使用しない時間帯
においてもメモリーを配していて、使用効率が非
常に悪いこともある。第４図の実施例は、10分間
隔の選択設定の場合を示し、各時にはすべて１ビ
ツトメモリーを配しており、指定時に対応してそ
の時の各分（00，10，…50）の１ビツトメモリー
が選択される。第４図において、Ｈは時間設定メ
モリー、Ｍは分設定メモリーであり、斜線を施し
たメモリーに対応して時分が設定される。このメ
モリーのアクセスは前記と略々同様の手段で行な
うことができ、またマイクロプロセツサー等の
RAMアクセスプログラミングでも行なうことが
できる。なお、第２図の実施例ではRAM内の各
ビツトに書込み、読出しのアクセスができ、アク
セス命令は時刻データそのものが当てられ、時刻
設定と時刻検出を共用するようなメモリーアクセ
ス構成となつているが、マイクロプロセツサー的
に行なうと、RAMはバイト毎に動かしたり、書
込み、読出しをすることが多く、バイト単位にバ
ツフアを通して読出し、書込み、或はビツト操作
がされる。 このように本発明によれば、設定時間毎に１な
いし複数ビツトの記憶回路を配するだけで、従来
のアラームレジスタ方式では設定に応じて例えば
14ビツトづつ増加するのに対し、本発明では例え
ば12時間毎設定として設定毎に１ビツトづつ配し
たとても最大12×60＝720ビツトであり、設定歩
度の高いものでも記憶ビツトが少なくてすみ、経
済的で非常に有用である。
第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の具体例を示す要部詳細電気回路
図、第３図は第２図の要部信号発生回路を示す電
気回路図、第４図は本発明の他の実施例を示す模
式図である。 １…時分レジスタ、２…時刻設定レジスタ、３
…設定／検出切換えゲート、４ーバツフアレジス
タ、５…デコーダ、６…書込み／読出しゲート、
７…記憶回路、Ｃ…４ビツトバツフアレジスタ、
DM…デコーダマトリツクス、RAM…ランダム・
アクセス・メモリー、
第２図は第１図の具体例を示す要部詳細電気回路
図、第３図は第２図の要部信号発生回路を示す電
気回路図、第４図は本発明の他の実施例を示す模
式図である。 １…時分レジスタ、２…時刻設定レジスタ、３
…設定／検出切換えゲート、４ーバツフアレジス
タ、５…デコーダ、６…書込み／読出しゲート、
７…記憶回路、Ｃ…４ビツトバツフアレジスタ、
DM…デコーダマトリツクス、RAM…ランダム・
アクセス・メモリー、
【式】…時刻設定マイ
クロ命令、F0…00分検出記憶信号、F3…30分検
出記憶信号。
出記憶信号。
Claims (1)
- 【特許請求の範囲】 １ 時分等の計時用レジスタと、所望時刻を設定
するための時刻設定用レジスタと、設定時間間隔
毎に１ないし複数ビツトづつ配したランダム・ア
クセス・メモリ（RAM）からなる記憶回路とを
備え、 前記計時用レジスタと時刻設定用レジスタの出
力を選択的に切換え導出する手段、及び 前記切換えにより、前記時刻設定用レジスタの
出力を選択時、該時刻設定用レジスタの出力に従
つて前記記憶回路の書込みアドレスをアクセス
し、前記計時用レジスタの出力を選択時、該計時
用レジスタの出力に従つて前記記憶回路の読出し
アドレスをアクセスする、前記記憶回路の書込
み・読出しアクセス手段と、 を設けてなることを特徴とする電子時計のタイ
ムメモリー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15724976A JPS5380279A (en) | 1976-12-24 | 1976-12-24 | Time memory circuit of electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15724976A JPS5380279A (en) | 1976-12-24 | 1976-12-24 | Time memory circuit of electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5380279A JPS5380279A (en) | 1978-07-15 |
| JPS6118153B2 true JPS6118153B2 (ja) | 1986-05-10 |
Family
ID=15645498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15724976A Granted JPS5380279A (en) | 1976-12-24 | 1976-12-24 | Time memory circuit of electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5380279A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193038U (ja) * | 1987-05-30 | 1988-12-13 | ||
| JPH0440653U (ja) * | 1990-07-31 | 1992-04-07 | ||
| JPH04126543U (ja) * | 1991-05-08 | 1992-11-18 | かずえ 南澤 | つぼ刺激バンソウコウ |
-
1976
- 1976-12-24 JP JP15724976A patent/JPS5380279A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193038U (ja) * | 1987-05-30 | 1988-12-13 | ||
| JPH0440653U (ja) * | 1990-07-31 | 1992-04-07 | ||
| JPH04126543U (ja) * | 1991-05-08 | 1992-11-18 | かずえ 南澤 | つぼ刺激バンソウコウ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5380279A (en) | 1978-07-15 |
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