JP4053893B2 - クロック参照回路 - Google Patents
クロック参照回路 Download PDFInfo
- Publication number
- JP4053893B2 JP4053893B2 JP2003004752A JP2003004752A JP4053893B2 JP 4053893 B2 JP4053893 B2 JP 4053893B2 JP 2003004752 A JP2003004752 A JP 2003004752A JP 2003004752 A JP2003004752 A JP 2003004752A JP 4053893 B2 JP4053893 B2 JP 4053893B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- time
- real
- clock reference
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の属する技術分野】
本発明は、リアルタイムクロックで生成された現在時刻を複数のクロック参照部で参照するクロック参照回路に関する。
【0002】
【従来の技術】
従来より、リアルタイムクロックと、そのリアルタイムクロックで生成された現在時刻を参照する複数のクロック参照部(マイクロプロセッサ(MPU)等)を備えたクロック参照回路が知られている。このようなクロック参照回路として、リアルタイムクロックで生成された現在時刻を複数のMPUでアクセスするにあたり、予めMPUに優先度を割り当てておき、同時に複数のMPUからアクセスされた場合は、優先度の高いMPUから順次にリアルタイムクロックをアクセスする技術が提案されている(特許文献1参照)。
【0003】
【特許文献1】
特開平5−6235号公報(段落番号0012−段落番号0
020、第2図)
【0004】
【発明が解決しようとする課題】
しかし、特許文献1に提案された技術では、リアルタイムクロックが複数のMPUから同時にアクセスされた場合、優先度の低いMPUにリアルタイムクロックからの時刻データが転送されるのは、優先度の高いMPUに時刻データが転送された後になる。従って、複数のMPUからリアルタイムクロックの参照要求が同時に行なわれた場合、優先度の低いMPUでは、そのMPUが参照要求を行ったタイミングの時刻よりも遅れたタイミングの時刻が参照されるという問題がある
本発明は、上記事情に鑑み、複数のクロック参照部からリアルタイムクロックの参照要求が同時に行なわれた場合であっても、それら複数のクロック参照部それぞれで、参照要求が行なわれたタイミングの時刻を参照することができるクロック参照回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記目的を達成する本発明のクロック参照回路は、
現在時刻を管理するリアルタイムクロックと、
上記リアルタイムクロックを参照する複数のクロック参照部と、
上記複数のクロック参照部それぞれからの上記リアルタイムクロックの参照要求を受け付けて、同時にはいずれか1つのクロック参照部に該リアルタイムクロックの参照を許可するクロック参照調停部とを備え、
上記リアルタイムクロックは、現在時刻を生成するクロック生成部と、上記複数のクロック参照部に対応して設けられた、各クロック参照部から参照要求が行なわれたタイミングの時刻を上記クロック生成部から受け取って記憶しておく複数の時刻保存部とを備え、
上記複数のクロック参照部は、上記クロック参照調停部から上記リアルタイムクロックの参照の許可通知を受けて、上記複数のクロック参照部のうちの自分に対応する時刻保存部に保存された現在時刻を参照するものであることを特徴とする。
【0006】
本発明のクロック参照回路は、リアルタイムクロックの複数の保存部に、複数のクロック参照部からの参照要求が行なわれたタイミングの時刻を記憶するものであるため、複数のクロック参照部からリアルタイムクロックの参照要求が同時に行なわれた場合であっても、複数のクロック参照部それぞれで、参照要求が行なわれたタイミングの時刻を参照することができる。従って、優先度の低いクロック参照部が、参照要求を行なったタイミングの時刻よりも遅れたタイミングの時刻を参照するという問題が解消される。
【0007】
ここで、上記クロック参照調停部は、上記リアルタイムクロックの参照要求を受けてそのリアルタイムクロックの参照を許可するにあたり、その参照要求を行なったクロック参照部に対応した時刻保存部に現在時刻が保存された後のタイミングでそのクロック参照部にそのリアルタイムクロック参照の許可通知を送るものであることが好ましい。
【0008】
このようにすると、時刻保存部に保存された現在時刻を確実に参照することができる。
【0009】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【0010】
図1は、本発明のクロック参照回路の一実施形態を示す図である。
【0011】
図1に示すクロック参照回路1には、現在時刻を管理するリアルタイムクロック10が備えられている。リアルタイムクロック10の構成については後述する。
【0012】
また、クロック参照回路1には、リアルタイムクロック10を参照する3つのMPU21,MPU22,MPU23(本発明にいう複数のクロック参照部の一例に相当)が備えられている。
【0013】
さらに、クロック参照回路1には、MPU21,MPU22,MPU23それぞれからのリアルタイムクロック10参照用の参照要求信号REQを受け付けて、同時に複数の参照要求信号REQがアサートされた場合にはいずれか1つのMPUにのみリアルタイムクロック10の参照を許可する参照許可信号ACKを出力する要求決定部30が備えられている。
【0014】
また、クロック参照回路1には、MPU21,MPU22,MPU23それぞれの制御信号(チップセレクト信号CS,書込信号WR,読出信号RD)をリアルタイムクロック10に向けて送出するか否かを、要求決定部30からの参照許可信号ACKのレベルに応じて制御するゲート回路41,42,43が備えられている。
【0015】
さらに、クロック参照回路1には、MPU21,MPU22,MPU23それぞれのアドレス・データバス信号ADBUSとリアルタイムクロック10のアドレス・データバス信号ADBUSとの間を、要求決定部30からの参照許可信号ACKのレベルに応じて接断するイネーブル回路51,52,53が備えられている。
【0016】
また、クロック参照回路1には、MPU21に対応して設けられた2段構成のフリップフロップ61a,61bおよびアンドゲート61cと、ラッチ回路71と、2段構成のフリップフロップ81a,81bとが備えられている。同様にして、クロック参照回路1には、MPU22に対応して設けられた2段構成のフリップフロップ62a,62bおよびアンドゲート62cと、ラッチ回路72と、2段構成のフリップフロップ82a,82bとが備えられている。さらに、クロック参照回路1には、MPU23に対応して設けられた2段構成のフリップフロップ63a,63bおよびアンドゲート63cと、ラッチ回路73と、2段構成のフリップフロップ83a,83bとが備えられている。尚、本発明にいうクロック参照調停部は、本実施形態における要求決定部30および各2段構成のフリップフロップ81a,81b;82a,82b;83a,83bに相当する。次に、リアルタイムクロック10の構成について図2を参照して説明する。
【0017】
図2は、リアルタイムクロックの構成を示す図である。
【0018】
図2に示すリアルタイムクロック10には、発振を安定させるためのコンデンサ素子11a,11bと、発振回路12と、分周器13と、タイムカウンタ14と、レジスタ15_1,15_2,15_3と、マルチプレクサ16とが備えられている。コンデンサ素子11a,11bの各一端は、図示しない水晶振動子に接続されるとともに発振回路12の入力側に接続されている。また、コンデンサ素子11a,11bの各他端はグラウンドGNDに接続されている。
【0019】
発振回路12は、水晶振動子固有の発振周波数(32.768kHz)のクロック信号CLKOUTを、分周器13、レジスタ15_1,15_2,15_3、および外部に向けて出力する。
【0020】
分周器13は、入力されたクロック信号CLKOUTの発振周波数を1/215(1/32768)に分周してタイムカウンタ14に出力する。
【0021】
タイムカウンタ14は、本発明にいう現在時刻を生成するクロック生成部の一例に相当し、このタイムカウンタ14は、分周器13からの信号を入力して、秒、分、時間、週、月、年をカウントし、42ビット幅のBCDデータとしてレジスタ15_1,15_2,15_3およびマルチプレクサ16に向けて出力する。
【0022】
レジスタ15_1,15_2,15_3は、本発明にいう複数の時刻保存部の一例に相当し、図1に示すMPU21,22,23に対応して設けられている。各レジスタ15_1,15_2,15_3は、各MPU21,22,23から参照要求が行なわれたタイミングの時刻を受け取って記憶する。具体的には、レジスタ15_1は、後述するリクエスト信号R1が‘H’レベルにアサートされた状態においてクロック信号CLKOUTの立ち上がりエッジでタイムカウンタ14からのBCDデータを保存する。また、レジスタ15_2は、リクエスト信号R2が‘H’レベルにアサートされた状態においてクロック信号CLKOUTの立ち上がりエッジでタイムカウンタ14からのBCDデータを保存する。さらに、レジスタ15_3は、リクエスト信号R3が‘H’レベルにアサートされた状態においてクロック信号CLKOUTの立ち上がりエッジでタイムカウンタ14からのBCDデータを保存する。
【0023】
マルチプレクサ16には、タイムカウンタ14からのBCDデータと、各レジスタ15_1,15_2,15_3からの各BCDデータが入力される。また、選択信号として、イネーブル信号ENおよびアドレス信号A1,A2,A3が入力される。マルチプレクサ16は、イネーブル信号ENとして‘H’レベルがアサートされた場合は、タイムデータTimeDataとして、タイムカウンタ14からのBCDデータを出力する。一方、イネーブル信号ENとして‘L’レベルがアサートされた状態において、アドレス信号A1のみ‘H’レベルがアサートされた場合はレジスタ15_1に保存されたBCDデータを出力し、アドレス信号A2のみ‘H’レベルがアサートされた場合はレジスタ15_2に保存されたBCDデータを出力し、アドレス信号A3のみ‘H’レベルがアサートされた場合はレジスタ15_3に保存されたBCDデータを出力する。尚、上記以外の信号の組み合わせが出現した場合は、タイムカウンタ14からのBCDデータが出力される。
【0024】
再び、図1を参照して本実施形態のクロック参照回路1の動作について説明する。尚、MPU21,22,23とリアルタイムクロック10とは非同期で動作するものとする。また、MPU21,22,23の、リアルタイムクロック10をアクセスするための優先度は、MPU21が一番高く、次いでMPU22であり、MPU23が一番低いものとする。
【0025】
ここでは、MPU21,22,23から同時に参照要求信号REQとして‘H’レベルが出力されたものとする。MPU21からの‘H’レベルの参照要求信号REQは初段のフリップフロップ61a及びラッチ回路71に入力される。次いで、1つ目のクロック信号CLKOUTの立ち上がりエッジでフリップフロップ61aに取り込まれて、そのフリップフロップ61aから‘H’レベルの信号が出力される。この‘H’レベルの信号は、次段のフリップフロップ61bおよびアンドゲート61cの一方に入力される。アンドゲート61cの他方には、フリップフロップ61bからの‘L’レベルの信号が入力されている。このため、アンドゲート61cからは‘H’レベルのリクエスト信号R1が出力される。この‘H’レベルのリクエスト信号R1は、リアルタイムクロック10を構成するレジスタ15_1の書込許可端子WE(図2参照)に入力される。ラッチ回路71からは参照要求信号REQとして‘H’レベルが出力される。この‘H’レベルの参照要求信号REQは要求決定部30に入力される。
【0026】
次いで、2つ目のクロック信号CLKOUTの立ち上がりエッジで、タイムカウンタ14からのBCDデータがレジスタ15_1に取り込まれるとともに、初段のフリップフロップ61aからの‘H’レベルの信号が次段のフリップフロップ61bに取り込まれる。すると、フリップフロップ61bから‘H’レベルの信号が出力されてアンドゲート61cに入力される。これにより、アンドゲート61cからのリクエスト信号R1は‘H’レベルから‘L’レベルに変化する。上述したように、MPU21とリアルタイムクロック10とは非同期で動作するため、このように2段構成のフリップフロップ61a,61bおよびアンドゲート61cを備えることにより、リクエスト信号R1をレジスタ15_1のライトイネーブル信号として使用するための信号幅(時間)を確実に確保することができる。
【0027】
やがて、要求決定部30から初段のフリップフロップ81aに向けて‘H’レベルの参照許可信号ACKが出力され、クロック信号CLKOUTの立ち上がりエッジでそのフリップフロップ81aに取り込まれ、さらに次のクロック信号CLKOUTの立ち上がりエッジで次段のフリップフロップ81bに取り込まれてそのフリップフロップ81bから‘H’レベルの信号が出力される。この‘H’レベルの信号によりラッチ回路71がクリアされて要求決定部30への参照要求信号REQが‘L’レベルになる。また、上記‘H’レベルの信号は、MPU21、ゲート回路41、イネーブル回路51、およびA1信号としてリアルタイムクロック10に入力される。これによりMPU21は、リアルタイムクロック10の参照要求の許可通知を受けてレジスタ15_1に保存された現在時刻を参照するために、制御信号(CS,WR,RD)を出力する。これによりレジスタ15_1に取り込まれたBCDデータがマルチプレクサ16で選択されて、タイムデータTimeDataとして42ビット幅のBCDデータが出力される。ここで、2段構成のフリップフロップ81a,81bが備えられているため、リクエスト信号R1が出力された時点から確実に1クロック信号CLKOUT分(1クロック分)だけ遅れてMPU21,ゲート回路41,イネーブル回路51に参照許可信号ACKが伝達される。従って、MPU21は、リアルタイムクロック10のレジスタ15_1に取り込んだBCDデータを確実に参照することができる。
【0028】
以下、MPU22,MPU23からの‘H’レベルの参照要求信号REQについても、上記MPU21からの‘H’レベルの参照要求信号REQと同様であり、MPU22の場合は、フリップフロップ62a,62b,アンドゲート62c,ラッチ回路72,フリップフロップ82a,82b,レジスタ15_2が、またMPU23の場合は、フリップフロップ63a,63b,アンドゲート63c,ラッチ回路73,フリップフロップ83a,83b,レジスタ15_3が、上述したMPU21における役割りを担うこととなる。いずれも場合であっても、レジスタ15_1,15_2,15_3には、MPU21,22,23が‘H’レベルの参照要求信号REQを出力した時点における時刻が保存される。従って、MPU21,22,23からリアルタイムクロック10の参照要求が同時に行なわれた場合であっても、それらMPU21,22,23の優先度に依存することもなく、それらMPU21,22,23それぞれで、参照要求信号REQが行なわれたタイミングの時刻を参照することができる。
【0029】
尚、本実施形態では、本発明にいう複数のクロック参照部の一例として、3つのMPU21,22,23の例で説明したが、これに限られるものではなく、リアルタイムクロックを参照する複数のクロック参照部であればよい。
【0030】
【発明の効果】
以上説明したように、本発明のクロック参照回路によれば、複数のクロック参照部からリアルタイムクロックの参照要求が同時に行なわれた場合であっても、それら複数のクロック参照部それぞれで、参照要求が行なわれたタイミングの時刻を参照することができる。
【図面の簡単な説明】
【図1】本発明のクロック参照回路の一実施形態を示す図である。
【図2】リアルタイムクロックの構成を示す図である。
【符号の説明】
1 クロック参照回路
10 リアルタイムクロック
11a,11b コンデンサ素子
12 発振回路
13 分周器
14 タイムカウンタ
15_1,15_2,15_3 レジスタ
16 マルチプレクサ
21,22,23 MPU
30 要求決定部
41,42,43 ゲート回路
51,52,53 イネーブル回路
61a,61b,62a,62b,63a,63b,81a,81b,82a,82b,83a,83b フリップフロップ
61c,62c,63c アンドゲート
71,72,73 ラッチ回路
Claims (2)
- 現在時刻を管理するリアルタイムクロックと、
前記リアルタイムクロックを参照する複数のクロック参照部と、
前記複数のクロック参照部それぞれからの前記リアルタイムクロックの参照要求を受け付けて、同時にはいずれか1つのクロック参照部に該リアルタイムクロックの参照を許可するクロック参照調停部とを備え、
前記リアルタイムクロックは、現在時刻を生成するクロック生成部と、前記複数のクロック参照部に対応して設けられた、各クロック参照部から参照要求が行なわれたタイミングの時刻を前記クロック生成部から受け取って記憶しておく複数の時刻保存部とを備え、
前記複数のクロック参照部は、前記クロック参照調停部から前記リアルタイムクロックの参照の許可通知を受けて、前記複数のクロック参照部のうちの自分に対応する時刻保存部に保存された現在時刻を参照するものであることを特徴とするクロック参照回路。 - 前記クロック参照調停部は、前記リアルタイムクロックの参照要求を受けて該リアルタイムクロックの参照を許可するにあたり、該参照要求を行なったクロック参照部に対応した時刻保存部に現在時刻が保存された後のタイミングで該クロック参照部に該リアルタイムクロック参照の許可通知を送るものであることを特徴とする請求項1記載のクロック参照回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003004752A JP4053893B2 (ja) | 2003-01-10 | 2003-01-10 | クロック参照回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003004752A JP4053893B2 (ja) | 2003-01-10 | 2003-01-10 | クロック参照回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004220187A JP2004220187A (ja) | 2004-08-05 |
JP4053893B2 true JP4053893B2 (ja) | 2008-02-27 |
Family
ID=32895638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003004752A Expired - Fee Related JP4053893B2 (ja) | 2003-01-10 | 2003-01-10 | クロック参照回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4053893B2 (ja) |
-
2003
- 2003-01-10 JP JP2003004752A patent/JP4053893B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004220187A (ja) | 2004-08-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6812799B2 (en) | Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals | |
US5506809A (en) | Predictive status flag generation in a first-in first-out (FIFO) memory device method and apparatus | |
US6662304B2 (en) | Method and apparatus for bit-to-bit timing correction of a high speed memory bus | |
EP2808801B1 (en) | Multiple data rate memory with read timing information | |
US7408394B2 (en) | Measure control delay and method having latching circuit integral with delay circuit | |
US6128748A (en) | Independent timing compensation of write data path and read data path on a common data bus | |
US6918016B1 (en) | Method and apparatus for preventing data corruption during a memory access command postamble | |
JP3437802B2 (ja) | クロック制御回路とこれを用いた誤り訂正回路 | |
JP4053893B2 (ja) | クロック参照回路 | |
JP2005523536A (ja) | シングルポートメモリ装置へのアクセスを実行する方法、メモリアクセス装置、集積回路装置、および集積回路装置を使用する方法 | |
US7843762B2 (en) | RAM control device and memory device using the same | |
JP4389459B2 (ja) | データバッファ装置 | |
JP4044536B2 (ja) | 表示制御用回路 | |
WO2007125519A2 (en) | Latency optimized resynchronization solution for ddr/ddr2 sdram read path | |
US7054205B2 (en) | Circuit and method for determining integrated circuit propagation delay | |
JP3688137B2 (ja) | マイクロコンピュータ | |
TWI796095B (zh) | 偽靜態隨機存取記憶體裝置之仲裁控制 | |
JP2012079075A (ja) | Cpuインターフェース回路 | |
JP4478592B2 (ja) | メモリ回路 | |
JPH10340596A (ja) | データ記憶装置および半導体記憶装置 | |
JP2528219B2 (ja) | ステ―タスレジスタ装置 | |
JP3680975B2 (ja) | インタフェース回路 | |
JP4064516B2 (ja) | メモリを内蔵する集積回路装置 | |
JPH06250972A (ja) | マイクロプロセッサ | |
JP2002024164A (ja) | アクセス制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050427 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070830 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070904 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071206 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4053893 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |