JPH077904B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH077904B2 JPH077904B2 JP62230617A JP23061787A JPH077904B2 JP H077904 B2 JPH077904 B2 JP H077904B2 JP 62230617 A JP62230617 A JP 62230617A JP 23061787 A JP23061787 A JP 23061787A JP H077904 B2 JPH077904 B2 JP H077904B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/08—Clock generators with changeable or programmable clock frequency
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Feedback Control In General (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス発生回路に関し、更に詳述すれば、マイ
クロコンピュータシステムに組込まれてその出力信号と
して発生されるパルス信号の発生回路に関する。
クロコンピュータシステムに組込まれてその出力信号と
して発生されるパルス信号の発生回路に関する。
ハイレベル信号とローレベル信号とを交番的に出力する
パルス信号はたとえばPWM（Pules Width Modulation:パ
ルス幅変調）等により種々の制御信号、たとえばアクチ
ュエータの制御信号等として使用される。
パルス信号はたとえばPWM（Pules Width Modulation:パ
ルス幅変調）等により種々の制御信号、たとえばアクチ
ュエータの制御信号等として使用される。
第５図は、一例としてリアルタイム処理を主として行な
うワンチップマイクロコンピュータに内蔵されている従
来のパルス発生回路の構成を示すブロック図であり、U.
S.P.No.4,326,247に開示されている。
うワンチップマイクロコンピュータに内蔵されている従
来のパルス発生回路の構成を示すブロック図であり、U.
S.P.No.4,326,247に開示されている。
図中１はマイクロコンピュータのCPU（中央演算処理装
置）であり、データバス３へ種々のデータ信号を出力
し、またデータバス３からデータを入力する。
置）であり、データバス３へ種々のデータ信号を出力
し、またデータバス３からデータを入力する。
２はカウンタであり、CPU1とデータバス３を通じて接続
されている。このカウンタ２は後述するクロック発生回
路４が発生するクロックが計数対象としてクロック端子
CKに与えられている。そしてカウンタ２は、たとえば０
から計数を開始し、計数値が所定値に至った場合にオー
バフローして０にリセットされると共に、CPU1に所定の
信号を送る。
されている。このカウンタ２は後述するクロック発生回
路４が発生するクロックが計数対象としてクロック端子
CKに与えられている。そしてカウンタ２は、たとえば０
から計数を開始し、計数値が所定値に至った場合にオー
バフローして０にリセットされると共に、CPU1に所定の
信号を送る。
４はクロック発生回路であり、このマイクロコンピュー
タの動作の基本となるクロックを発生し、クロックライ
ン５を介してCPU1及びカウンタ２に与えている。
タの動作の基本となるクロックを発生し、クロックライ
ン５を介してCPU1及びカウンタ２に与えている。
６は比較値レジスタであり、データバス３を介してCPU1
と接続されている。この比較値レジスタ６は、出力パル
スのレベルの変換時刻を規定するための比較値がCPU1に
よりセットされる。
と接続されている。この比較値レジスタ６は、出力パル
スのレベルの変換時刻を規定するための比較値がCPU1に
よりセットされる。
７はディジタルコンパレータである。このディジタルコ
ンパレータ７は第１入力に上述のカウンタ２の計数値
が、また第２入力に上述の比較値レジスタ６にセットさ
れている比較値がそれぞれ与えられている。そしてこの
ディジタルコンパレータ７は両ディジタル入力を比較
し、両者が一致した場合にポートバッファ８へ一致信号
COを出力する。
ンパレータ７は第１入力に上述のカウンタ２の計数値
が、また第２入力に上述の比較値レジスタ６にセットさ
れている比較値がそれぞれ与えられている。そしてこの
ディジタルコンパレータ７は両ディジタル入力を比較
し、両者が一致した場合にポートバッファ８へ一致信号
COを出力する。
ポートバッファ８には最終的に出力されるべきパルス出
力のハイレベル信号またはローレベル信号それぞれに対
応するデータ信号、即ち“1"または“0"がCPU1によりセ
ットされる。そして、このポートバッファ８は、上述の
ディジタルコンパレータ７から一致信号COが与えられる
と設定されているデータ信号を出力ラッチ回路９へ与え
る。
力のハイレベル信号またはローレベル信号それぞれに対
応するデータ信号、即ち“1"または“0"がCPU1によりセ
ットされる。そして、このポートバッファ８は、上述の
ディジタルコンパレータ７から一致信号COが与えられる
と設定されているデータ信号を出力ラッチ回路９へ与え
る。
出力ラッチ回路９はポートバッファ８から与えられたデ
ータ信号をラッチし、出力端子OTに与える。そして出力
端子OTはデータ信号に対応するパルスの出力レベル、即
ちハイレベルまたはローレベルの信号を出力する。
ータ信号をラッチし、出力端子OTに与える。そして出力
端子OTはデータ信号に対応するパルスの出力レベル、即
ちハイレベルまたはローレベルの信号を出力する。
このような従来のパルス発生回路の動作について、第６
図のタイミングチャートを参照して説明する。
図のタイミングチャートを参照して説明する。
カウンタ２は常時クロック発生回路４から与えられるク
ロックを計数しており、１クロックにつきその計数値を
１ずつインクリメントする。このカウンタ２の計数値
は、第６図の上半部に示す如く、０から所定の値に至っ
てオーバフローし、再度計数値が０にリセットされる動
作を反復している。
ロックを計数しており、１クロックにつきその計数値を
１ずつインクリメントする。このカウンタ２の計数値
は、第６図の上半部に示す如く、０から所定の値に至っ
てオーバフローし、再度計数値が０にリセットされる動
作を反復している。
そしてたとえばいま第６図左端部に示す如く、出力端子
OTからのパルス出力がローレベルである場合、出力端子
OTからの出力パルスがハイレベルに変換されるべき時刻
（第６図のT63）を規定するために比較値レジスタ６に
はCPU1からデータバス３を介して比較値がセットされる
（第６図のT61のタイミング）。この比較値は、カウン
タ２の計数値の０とオーバフロー値との間の値であるこ
とは勿論である。
OTからのパルス出力がローレベルである場合、出力端子
OTからの出力パルスがハイレベルに変換されるべき時刻
（第６図のT63）を規定するために比較値レジスタ６に
はCPU1からデータバス３を介して比較値がセットされる
（第６図のT61のタイミング）。この比較値は、カウン
タ２の計数値の０とオーバフロー値との間の値であるこ
とは勿論である。
更にポートバッファ８には上述の比較値により規定され
る出力パルスのレベル変換時刻T63以降に出力されるべ
きパルスのレベルを規定するデータ、具体的には“1"を
書込んでおく（第６図のT62のタイミング）。
る出力パルスのレベル変換時刻T63以降に出力されるべ
きパルスのレベルを規定するデータ、具体的には“1"を
書込んでおく（第６図のT62のタイミング）。
以上により、出力パルスのレベル変換のための時刻及び
レベルの初期設定が終了する。なお、この初期設定はカ
ウンタ２がオーバフローすることによりCPU1に与えられ
る信号により開始される。
レベルの初期設定が終了する。なお、この初期設定はカ
ウンタ２がオーバフローすることによりCPU1に与えられ
る信号により開始される。
上述の如く初期設定が行われた後、カウンタ２の計数値
が比較値レジスタ６にセットされている比較値に達する
と（第６図T63のタイミング）、ディジタルコンパレー
タ７が両者の一致を検出してポートバッファ８へ一致信
号COを与える。これによりポートバッファ８に書込まれ
ているデータ“1"が出力ラッチ回路９にラッチされ、こ
のデータに対応するハイレベルの信号が出力端子OTから
出力される。換言すれば、出力端子OTからのパルス出力
はローレベルからハイレベルに変換される。
が比較値レジスタ６にセットされている比較値に達する
と（第６図T63のタイミング）、ディジタルコンパレー
タ７が両者の一致を検出してポートバッファ８へ一致信
号COを与える。これによりポートバッファ８に書込まれ
ているデータ“1"が出力ラッチ回路９にラッチされ、こ
のデータに対応するハイレベルの信号が出力端子OTから
出力される。換言すれば、出力端子OTからのパルス出力
はローレベルからハイレベルに変換される。
従来のパルス発生回路は以上のような構成を採っている
ので、以下のような幾つかの問題点が存在する。一般的
にはパルス信号はその周期の変更及びパルス幅（デユー
テイ）の変更が必要であるが、上述の従来例にはその両
者において問題がある。
ので、以下のような幾つかの問題点が存在する。一般的
にはパルス信号はその周期の変更及びパルス幅（デユー
テイ）の変更が必要であるが、上述の従来例にはその両
者において問題がある。
まず第１の問題は、パルス出力のレベルを変換させるに
は、第６図に示す如く、レベル変換を行わせるべき時刻
以前に比較値レジスタ６への比較値及びポートバッファ
８へデータ書込みとを必ず実行しておく必要がある点に
ある。これらの処理はいずれもCPU1によりソフトウェア
的に実行されるので、それらの実行に要する時間はCPU1
のプログラム処理速度に依存する。従って、パルス信号
を一方をレベルから他方のレベルに変換した後に再度一
方のレベルへ変換する場合にある程度以上の時間が必要
になる。換言すれば、出力端子OTから出力されるパルス
のパルス幅は、CPU1による比較値レジスタ６への比較値
の書込みに要する時間と、ポートバッファ８へのデータ
の書込みに要する時間との和より短くすることが出来な
い。より具体的には、たとえば第７図上で、T71のタイ
ミングにおいて比較値レジスタ６への比較値V71の書込
みが、T72のタイミングにおいてポートバッファ８への
データ“1"の書込みがそれぞれ行われるとT73のタイミ
ングにおいてパルスのレベルがローレベルからハイレベ
ルへ変換される。この後、直ちにパルス出力のレベルを
再度ローレベルへ変換するための処理を実行しても、比
較値レジスタ６への比較値２の書込みが完了するのはT7
4のタイミングであり、またポートバッファ８へのデー
タ“0"の書込みが完了するのはT75のタイミングとな
る。このため、パルス出力のローレベルへの変換はT75
のタイミング以前には不可能である。換言すれば、一方
から他方へのレベル変換の後、再度一方へレベル変換が
行なわれるまでの時間、即ちパルス幅は第７図に示すT7
3のタイミングからT75のタイミングまでの時間より短く
は出来ないのである。
は、第６図に示す如く、レベル変換を行わせるべき時刻
以前に比較値レジスタ６への比較値及びポートバッファ
８へデータ書込みとを必ず実行しておく必要がある点に
ある。これらの処理はいずれもCPU1によりソフトウェア
的に実行されるので、それらの実行に要する時間はCPU1
のプログラム処理速度に依存する。従って、パルス信号
を一方をレベルから他方のレベルに変換した後に再度一
方のレベルへ変換する場合にある程度以上の時間が必要
になる。換言すれば、出力端子OTから出力されるパルス
のパルス幅は、CPU1による比較値レジスタ６への比較値
の書込みに要する時間と、ポートバッファ８へのデータ
の書込みに要する時間との和より短くすることが出来な
い。より具体的には、たとえば第７図上で、T71のタイ
ミングにおいて比較値レジスタ６への比較値V71の書込
みが、T72のタイミングにおいてポートバッファ８への
データ“1"の書込みがそれぞれ行われるとT73のタイミ
ングにおいてパルスのレベルがローレベルからハイレベ
ルへ変換される。この後、直ちにパルス出力のレベルを
再度ローレベルへ変換するための処理を実行しても、比
較値レジスタ６への比較値２の書込みが完了するのはT7
4のタイミングであり、またポートバッファ８へのデー
タ“0"の書込みが完了するのはT75のタイミングとな
る。このため、パルス出力のローレベルへの変換はT75
のタイミング以前には不可能である。換言すれば、一方
から他方へのレベル変換の後、再度一方へレベル変換が
行なわれるまでの時間、即ちパルス幅は第７図に示すT7
3のタイミングからT75のタイミングまでの時間より短く
は出来ないのである。
第２の問題点は、カウンタ２はその計数開始値及びオー
バフロー値が固定されている点にある。このため、カウ
ンタ２が計数を開始してからオーバフローしてリセット
されるまでの周期とは異なる周期で出力パルスのレベル
変換を行なう場合には、比較値レジスタ６にセットする
比較値をパルス出力の各１周期それぞれにおいて計算す
る必要が生じる。従って、パルス出力の周期が比較的短
い場合にはCPU1に対するオーバヘッド時間の増大を招来
し、装置全体のスループットの低下の原因となる。
バフロー値が固定されている点にある。このため、カウ
ンタ２が計数を開始してからオーバフローしてリセット
されるまでの周期とは異なる周期で出力パルスのレベル
変換を行なう場合には、比較値レジスタ６にセットする
比較値をパルス出力の各１周期それぞれにおいて計算す
る必要が生じる。従って、パルス出力の周期が比較的短
い場合にはCPU1に対するオーバヘッド時間の増大を招来
し、装置全体のスループットの低下の原因となる。
本発明は以上のような事情に鑑みてなされたものであ
り、パルス出力の最小幅がCPUのソフトウェア処理速度
に拘束されることなく自由に設定可能であり、またパル
ス出力の周期設定及びデユーティ設定をCPUによるソフ
トウェアに依存することなく実行可能なパルス発生回路
の提供と目的とする。
り、パルス出力の最小幅がCPUのソフトウェア処理速度
に拘束されることなく自由に設定可能であり、またパル
ス出力の周期設定及びデユーティ設定をCPUによるソフ
トウェアに依存することなく実行可能なパルス発生回路
の提供と目的とする。
本発明のパルス発生回路では、まずその第１の発明では
パルス信号のレベルが変換された場合にレジスタにセッ
トされるべきパルス出力のレベルを再変換する時刻を規
定する値を記憶するレジスタバッファを備え、パルス信
号のレベルが変換された場合にこのレジスタバッファの
記憶値をレジスタにセットするようにしている。また第
２の発明では、上述の第１の発明に加えてカウンタにセ
ットすべき計数開始値を記憶するカウンタバッファを備
えており、この値を自由に変更可能としている。
パルス信号のレベルが変換された場合にレジスタにセッ
トされるべきパルス出力のレベルを再変換する時刻を規
定する値を記憶するレジスタバッファを備え、パルス信
号のレベルが変換された場合にこのレジスタバッファの
記憶値をレジスタにセットするようにしている。また第
２の発明では、上述の第１の発明に加えてカウンタにセ
ットすべき計数開始値を記憶するカウンタバッファを備
えており、この値を自由に変更可能としている。
本発明のパルス発生回路では、まずその第１の発明では
パルス信号のレベルが変換された後に再変換される場合
にソフトウェア的処理が介在しないので、パルス幅がソ
フトウェア的処理に要する時間には左右されない。ま
た、第２の発明ではカウンタの計数開始値をオーバフロ
ーの都度変更し得るようにしているので、パルス信号の
周期を容易に変更することが可能になる。
パルス信号のレベルが変換された後に再変換される場合
にソフトウェア的処理が介在しないので、パルス幅がソ
フトウェア的処理に要する時間には左右されない。ま
た、第２の発明ではカウンタの計数開始値をオーバフロ
ーの都度変更し得るようにしているので、パルス信号の
周期を容易に変更することが可能になる。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るパルス発生回路の構成を示すブロ
ック図であり、本実施例ではマイクロコンピュータとワ
ンチップに構成されている例を示している。なお、前述
の従来例を示す第５図と同一または相当部分には同一の
参照符号を付与してある。
ック図であり、本実施例ではマイクロコンピュータとワ
ンチップに構成されている例を示している。なお、前述
の従来例を示す第５図と同一または相当部分には同一の
参照符号を付与してある。
図中１はマイクロコンピュータのCPU（中央演算処理装
置）であり、データバス３へ種々のデータ信号を出力
し、またデータバス３からデータを入力する。
置）であり、データバス３へ種々のデータ信号を出力
し、またデータバス３からデータを入力する。
２はカウンタであり、CPU1とデータバス３を通じて接続
されており、CPU1により計数開始値がリロード値として
セットされる。カウンタ２の計数値がオーバフロー値に
達した場合、カウンタ２のオーバフロー端子OVFからオ
ーバフロー割込み信号OVFIが出力され、ゲート10G及びC
PU1に与えられる。またこのカウンタ２はゲート10Gを介
してカウンタバッファ10にも接続されており、オーバフ
ロー割込み信号OVFIによりゲート10Gが開くとこのカウ
ンタバッファ10に格納されている値がリロード値として
セットされる。
されており、CPU1により計数開始値がリロード値として
セットされる。カウンタ２の計数値がオーバフロー値に
達した場合、カウンタ２のオーバフロー端子OVFからオ
ーバフロー割込み信号OVFIが出力され、ゲート10G及びC
PU1に与えられる。またこのカウンタ２はゲート10Gを介
してカウンタバッファ10にも接続されており、オーバフ
ロー割込み信号OVFIによりゲート10Gが開くとこのカウ
ンタバッファ10に格納されている値がリロード値として
セットされる。
４はクロック発生回路であり、このマイクロコンピュー
タの動作の基本となるクロック（内部クロック）を発生
し、これをクロックライン５を介してCPU1及びクロック
切替回路11に与えている。
タの動作の基本となるクロック（内部クロック）を発生
し、これをクロックライン５を介してCPU1及びクロック
切替回路11に与えている。
６は比較値レジスタである。この比較値レジスタ６はデ
ータバス３を介してデータバス３と接続されており、パ
ルス信号のレベル変換時刻を規定する第１の比較値V1が
CPU1によりセットされる。また比較値レジスタ６は、ゲ
ート14Gを介して後述するレジスタバッファ14にも接続
されており、レジスタバッファ14が後述するディジタル
コンパレータ７から出力される一致信号COによりゲート
14Gが開くとこのレジスタバッファ14に格納されている
第２の比較値V2がセットされる。
ータバス３を介してデータバス３と接続されており、パ
ルス信号のレベル変換時刻を規定する第１の比較値V1が
CPU1によりセットされる。また比較値レジスタ６は、ゲ
ート14Gを介して後述するレジスタバッファ14にも接続
されており、レジスタバッファ14が後述するディジタル
コンパレータ７から出力される一致信号COによりゲート
14Gが開くとこのレジスタバッファ14に格納されている
第２の比較値V2がセットされる。
７はディジタルコンパレータである。このディジタルコ
ンパレータ７は第１入力に上述のカウンタ２の計数値
が、また第２入力に上述の比較値レジスタ６にセットさ
れている第１の比較値V1または第２の比較値V2がそれぞ
れ与えられている。そしてこのディジタルコンパレータ
７は両ディジタル入力を比較し、両者が一致した場合に
一致信号COを出力する。この一致信号COは後述するルー
プ状シフトレジスタ15にシフトクロックとして、また前
記のゲート14Gにその制御信号として、更にCPU1へ比較
結果割込み信号COIとしてそれぞれ与えられている。
ンパレータ７は第１入力に上述のカウンタ２の計数値
が、また第２入力に上述の比較値レジスタ６にセットさ
れている第１の比較値V1または第２の比較値V2がそれぞ
れ与えられている。そしてこのディジタルコンパレータ
７は両ディジタル入力を比較し、両者が一致した場合に
一致信号COを出力する。この一致信号COは後述するルー
プ状シフトレジスタ15にシフトクロックとして、また前
記のゲート14Gにその制御信号として、更にCPU1へ比較
結果割込み信号COIとしてそれぞれ与えられている。
ループ状シフトレジスタ15は、たとえば本実施例ではQ0
〜Q3の４段構成であり、各段には出力すべきパルス信号
のハイレベル信号またはローレベル信号をそれぞれに対
応するデータ信号、即ち“1"または“0"がたとえば交互
にCPU1によりセットされている。そして、このシフトレ
ジスタ15は、常にその内の１段の値が出力端子OTに与え
られており、上述のディジタルコンパレータ７からシフ
トクロックとしての一致信号COが与えられる都度各段Q0
〜Q3の内容がループ状に１段ずつシフトして新たな段の
内容が出力端子OTに与えられる。
〜Q3の４段構成であり、各段には出力すべきパルス信号
のハイレベル信号またはローレベル信号をそれぞれに対
応するデータ信号、即ち“1"または“0"がたとえば交互
にCPU1によりセットされている。そして、このシフトレ
ジスタ15は、常にその内の１段の値が出力端子OTに与え
られており、上述のディジタルコンパレータ７からシフ
トクロックとしての一致信号COが与えられる都度各段Q0
〜Q3の内容がループ状に１段ずつシフトして新たな段の
内容が出力端子OTに与えられる。
11は前述の如くクロック切替回路であり、クロック発生
回路４から出力されるクロックが内部クロック端子INT
に、また図示しない外部のクロック発生回路からクロッ
ク入力端子13に与えられるクロックが外部クロック端子
EXTにそれぞれ入力される。そしてクロック切替回路11
は内部クロックまたは外部クロックのいずれかをプリス
ケーラ12に与える。
回路４から出力されるクロックが内部クロック端子INT
に、また図示しない外部のクロック発生回路からクロッ
ク入力端子13に与えられるクロックが外部クロック端子
EXTにそれぞれ入力される。そしてクロック切替回路11
は内部クロックまたは外部クロックのいずれかをプリス
ケーラ12に与える。
プリスケーラ12は分周回路であり、入力されたクロック
をカウンタ２が必要とする周波数に分周してカウンタ２
へ出力する。
をカウンタ２が必要とする周波数に分周してカウンタ２
へ出力する。
以上のように構成された本発明のパルス発生回路の動作
について、第２図のタイミングチャートを参照して説明
する。なお、第２図のタイミングチャートではカウンタ
２のリロード値にはＮに固定して変更しない場合を示し
ている。
について、第２図のタイミングチャートを参照して説明
する。なお、第２図のタイミングチャートではカウンタ
２のリロード値にはＮに固定して変更しない場合を示し
ている。
カウンタ２には初期値としてCPU1から計数開始値がセッ
トされており、またカウンタバッファ10にはリロード値
がセットされている。そして、カウンタ２は常時プリス
ケーラ12から与えられるクロックを計数しており、１ク
ロックにつきその計数値を１ずつインクリメントする。
このカウンタ２の計数値は、第２図の上半部に示す如
く、リロード値Ｎからオーバフロー値に至ってオーバフ
ローする。この際、カウンタ２から出力されるオーバフ
ロー割込み信号OVFIがゲート10Gに与えられることによ
りカウンタ２にはカウンタバッファ10から新たなリロー
ド値（第２図では一定値Ｎに固定されている）がリロー
ドされてカウンタ２の計数開始値がこのリロード値にリ
セットされる動作を反復している。
トされており、またカウンタバッファ10にはリロード値
がセットされている。そして、カウンタ２は常時プリス
ケーラ12から与えられるクロックを計数しており、１ク
ロックにつきその計数値を１ずつインクリメントする。
このカウンタ２の計数値は、第２図の上半部に示す如
く、リロード値Ｎからオーバフロー値に至ってオーバフ
ローする。この際、カウンタ２から出力されるオーバフ
ロー割込み信号OVFIがゲート10Gに与えられることによ
りカウンタ２にはカウンタバッファ10から新たなリロー
ド値（第２図では一定値Ｎに固定されている）がリロー
ドされてカウンタ２の計数開始値がこのリロード値にリ
セットされる動作を反復している。
従って、カウンタ２の計数周期は、初期状態ではCPU1か
ら、以後はカウンタバッファ10からカウンタ２にリロー
ド値がリロードされてから、カウンタ２自身がオーバフ
ローするまでの期間であり、この周期は本発明のパルス
発生回路の基本周期でもある。
ら、以後はカウンタバッファ10からカウンタ２にリロー
ド値がリロードされてから、カウンタ２自身がオーバフ
ローするまでの期間であり、この周期は本発明のパルス
発生回路の基本周期でもある。
なお、カウンタ２がオーバフローした際に出力されるオ
ーバフロー割込み信号OVFIはCPU1にも与えられており、
これによりCPU1は次にカウンタバッファ10にセットすべ
きカウンタ２のリロード値を変更する必要がある場合に
はそれを計算し、その結果をカウンタバッファ10に与え
て書込む。
ーバフロー割込み信号OVFIはCPU1にも与えられており、
これによりCPU1は次にカウンタバッファ10にセットすべ
きカウンタ２のリロード値を変更する必要がある場合に
はそれを計算し、その結果をカウンタバッファ10に与え
て書込む。
いま、たとえば出力端子OTからのパルス出力が第２図に
示す如く当初はローレベルである場合、シフトレジスタ
15のQ3には“0"がセットされている。そして、出力端子
OTからの出力パルスのレベルがハイレベルに変換される
べき時刻（第２図のT24）を規定するために比較値レジ
スタ６にはCPU1からデータバス３を介して第１の比較値
V1が直接セットされるい第２図のT21のタイミング）。
この比較値V1は、カウンタ２のリロード値Ｎとオーバフ
ロー値との間の値であることは言うまでもない。
示す如く当初はローレベルである場合、シフトレジスタ
15のQ3には“0"がセットされている。そして、出力端子
OTからの出力パルスのレベルがハイレベルに変換される
べき時刻（第２図のT24）を規定するために比較値レジ
スタ６にはCPU1からデータバス３を介して第１の比較値
V1が直接セットされるい第２図のT21のタイミング）。
この比較値V1は、カウンタ２のリロード値Ｎとオーバフ
ロー値との間の値であることは言うまでもない。
またレジスタバッファ14には、出力端子OTからの出力パ
ルスのレベルが第１の比較値V1により変換されたレベル
が再度ローレベルに変換されるべき時刻を規定するため
にCPU1からデータバス３を介して第２の比較値V2がセッ
トされる（第２図のT22のタイミング）。この第２の比
較値V2は、カウンタ２のリロード値Ｎとオーバフロー値
との間の値であることは言うまでもない。
ルスのレベルが第１の比較値V1により変換されたレベル
が再度ローレベルに変換されるべき時刻を規定するため
にCPU1からデータバス３を介して第２の比較値V2がセッ
トされる（第２図のT22のタイミング）。この第２の比
較値V2は、カウンタ２のリロード値Ｎとオーバフロー値
との間の値であることは言うまでもない。
更にシフトレジスタ15には上述の第１の比較値V1により
規定される出力パルスのレベル変換時刻T24以降に出力
されるべきパルスのレベルを規定するデータ、具体的に
は“1"または“0"（第２図の場合は“1"）及び、上述の
第２の比較値V2により規定される出力パルスのレベル変
換時刻T25以降に出力されるべきパルスのレベルを規定
するデータ、具体的には“1"または“0"（第２図の場合
は“0"）をそれぞれQ2,Q1に書込んでおく（第２図のT23
のタイミング）。
規定される出力パルスのレベル変換時刻T24以降に出力
されるべきパルスのレベルを規定するデータ、具体的に
は“1"または“0"（第２図の場合は“1"）及び、上述の
第２の比較値V2により規定される出力パルスのレベル変
換時刻T25以降に出力されるべきパルスのレベルを規定
するデータ、具体的には“1"または“0"（第２図の場合
は“0"）をそれぞれQ2,Q1に書込んでおく（第２図のT23
のタイミング）。
以上により、出力パルスのレベル変換のための初期設定
が終了する。
が終了する。
プリスケーラ12にはクロック切替回路11を通じて内部ク
ロック（クロック発生回路４にて発生される）または外
部クロック（図示しない外部クロック発生回路にて発生
される）が供給されている。このプリスケーラ12により
カウンタ２が必要とする周波数にまで入力クロックが分
周され、カウンタ２に与えられる。
ロック（クロック発生回路４にて発生される）または外
部クロック（図示しない外部クロック発生回路にて発生
される）が供給されている。このプリスケーラ12により
カウンタ２が必要とする周波数にまで入力クロックが分
周され、カウンタ２に与えられる。
カウンタ２の計数値が比較値レジスタ６にセットされて
いる比較値に達すると（第２図T24のタイミング）、デ
ィジタルコンパレータ７から一致信号COが出力される。
この一致信号COはシフトクロックとしてシフトレジスタ
15に与えられているので、シフトレジスタ５が１段シフ
トされてQ2の段に書込まれているデータ“1"が出力され
る。このデータ“1"は出力端子OTに与えられるので、こ
れに対応するハイレベルの信号が出力端子OTから出力さ
れる。換言すれば、出力端子OTからのパルス出力はロー
レベルからハイレベルに変換される。
いる比較値に達すると（第２図T24のタイミング）、デ
ィジタルコンパレータ７から一致信号COが出力される。
この一致信号COはシフトクロックとしてシフトレジスタ
15に与えられているので、シフトレジスタ５が１段シフ
トされてQ2の段に書込まれているデータ“1"が出力され
る。このデータ“1"は出力端子OTに与えられるので、こ
れに対応するハイレベルの信号が出力端子OTから出力さ
れる。換言すれば、出力端子OTからのパルス出力はロー
レベルからハイレベルに変換される。
上述のディジタルコンパレータ７から出力される一致信
号OCはゲート14Gにもその制御信号として与えられてい
る。これによりゲート14Gが開いてレジスタバッファ14
に格納されている第２の比較値V2が比較値レジスタ６に
セットされる。
号OCはゲート14Gにもその制御信号として与えられてい
る。これによりゲート14Gが開いてレジスタバッファ14
に格納されている第２の比較値V2が比較値レジスタ６に
セットされる。
そして、カウンタ２の計数値が第２の比較値V2に達した
時点で、再度カウンタ２の計数値と比較値レジスタ６の
内容とが一致するのでディジタルコンパレータ７からは
再度一致信号COが出力される。これにより前述同様にシ
フトレジスタ15はもう１段シフトされてQ1の段の内容
（“0"）が出力されるので、出力端子OTからのパルス出
力はローレベルに変換される。
時点で、再度カウンタ２の計数値と比較値レジスタ６の
内容とが一致するのでディジタルコンパレータ７からは
再度一致信号COが出力される。これにより前述同様にシ
フトレジスタ15はもう１段シフトされてQ1の段の内容
（“0"）が出力されるので、出力端子OTからのパルス出
力はローレベルに変換される。
従って、パルス出力のハイレベル区間、即ちパルス幅は
T24からT25のタイミング間となるが、この間にはCPU1に
よるソフトウェア処理は介在しない。換言すれば、T24
とT25のタイミングとの間の時間はカウンタ２が計数対
象としているクロックの１周期にまで短くすることが可
能になる。より詳述すれば、プリスケーラ12により内部
クロックまたは外部クロックを適宜に分周することによ
り、出力端子OTからのパルス出力の最小パルス幅を制御
することが出来る。
T24からT25のタイミング間となるが、この間にはCPU1に
よるソフトウェア処理は介在しない。換言すれば、T24
とT25のタイミングとの間の時間はカウンタ２が計数対
象としているクロックの１周期にまで短くすることが可
能になる。より詳述すれば、プリスケーラ12により内部
クロックまたは外部クロックを適宜に分周することによ
り、出力端子OTからのパルス出力の最小パルス幅を制御
することが出来る。
なお二度目のディジタルコンパレータ７からの一致信号
COの出力により、レジスタバッファ14から比較値レジス
タ６へは再度比較値２が与えられてセットされるが、比
較値レジスタ６には次のハイレベル出力の時刻を設定す
る際に新たな第１の比較値がCPU1から直接書込まれる。
COの出力により、レジスタバッファ14から比較値レジス
タ６へは再度比較値２が与えられてセットされるが、比
較値レジスタ６には次のハイレベル出力の時刻を設定す
る際に新たな第１の比較値がCPU1から直接書込まれる。
第３図はたとえばPWMのようなデユーティを変化させつ
つパルスを反復出力する場合のタイミングチャートであ
る。
つパルスを反復出力する場合のタイミングチャートであ
る。
この第３図に示した例では、カウンタ２へのリロード値
Ｎ及び比較値レジスタ６への第１の比較値V1を一定と
し、レジスタバッファ14への第２の比較値をV21,V22,V2
3と次第に大きくなるように変化させている。即ち、ま
ずタイミングT30においてシフトレジスタ15へのデータ
の書込み、たとえばハイレベル出力とローレベル出力と
が交互に現れるように（Q0,Q1,Q2,Q3）＝（“1",“0",
“1",“0"）を書込む。そして、カウンタ２がオーバフ
ローした場合に与えられるオーバフロー割込み信号OVFI
に応じて、CPU1は比較値レジスタ６に第１の比較値V1を
書込み（第３図のタイミングT31,T35,T39）、またレジ
スタバッファ14には比較値V21,V22,V23を順次書込む
（第３図のタイミングT32,T36,T40）。
Ｎ及び比較値レジスタ６への第１の比較値V1を一定と
し、レジスタバッファ14への第２の比較値をV21,V22,V2
3と次第に大きくなるように変化させている。即ち、ま
ずタイミングT30においてシフトレジスタ15へのデータ
の書込み、たとえばハイレベル出力とローレベル出力と
が交互に現れるように（Q0,Q1,Q2,Q3）＝（“1",“0",
“1",“0"）を書込む。そして、カウンタ２がオーバフ
ローした場合に与えられるオーバフロー割込み信号OVFI
に応じて、CPU1は比較値レジスタ６に第１の比較値V1を
書込み（第３図のタイミングT31,T35,T39）、またレジ
スタバッファ14には比較値V21,V22,V23を順次書込む
（第３図のタイミングT32,T36,T40）。
従って、カウンタ２は同一周期（リロード値Ｎからオー
バフロー値までの計数に要する時間）でオーバフローを
反復する。そして各１回のオーバフローの間の同一の計
数値（第１の比較値V1）のタイミングT33,T37,T41を起
点としてハイレベルのパルスが発生され、それぞれのパ
ルスはレジスタバッファ14へ書込まれる比較値V21,V22,
V23に比較値レジスタ６の計数値が一致するタイミングT
34,T38,T42まで持続する。
バフロー値までの計数に要する時間）でオーバフローを
反復する。そして各１回のオーバフローの間の同一の計
数値（第１の比較値V1）のタイミングT33,T37,T41を起
点としてハイレベルのパルスが発生され、それぞれのパ
ルスはレジスタバッファ14へ書込まれる比較値V21,V22,
V23に比較値レジスタ６の計数値が一致するタイミングT
34,T38,T42まで持続する。
このような処理により、パルス出力の各ハイレベル区間
の幅、即ちタイミングT33とT34,同T37とT38,同T41とT42
との間の期間は次第に長くなる。
の幅、即ちタイミングT33とT34,同T37とT38,同T41とT42
との間の期間は次第に長くなる。
第４図はCPU1がカウンタバッファ10へ書込むリロード値
を変化させた場合のタイミングチャートを示している。
なおこの例では、比較値レジスタ６及びレジスタバッフ
ァ14へ書き込まれる第1,第２の比較値V1,V2は総て一定
としている。
を変化させた場合のタイミングチャートを示している。
なおこの例では、比較値レジスタ６及びレジスタバッフ
ァ14へ書き込まれる第1,第２の比較値V1,V2は総て一定
としている。
即ち、まずタイミングT50においてシフトレジスタ15へ
のデータの書込み、たとえばハイレベル出力とローレベ
ル出力とが交互に現れるように（Q0,Q1,Q2,Q3）＝
（“1",“0",“1",“0"）を書込む。そして、カウンタ
２がオーバフローした場合に与えられるオーバフロー割
込み信号OVFIに応じて、CPU1は比較値レジスタ６及びレ
ジスタバッファ14に第1,第２の比較値V1,V2（共に一定
値）を所定のタイミング（第４図には図示していない）
で順次書込む。
のデータの書込み、たとえばハイレベル出力とローレベ
ル出力とが交互に現れるように（Q0,Q1,Q2,Q3）＝
（“1",“0",“1",“0"）を書込む。そして、カウンタ
２がオーバフローした場合に与えられるオーバフロー割
込み信号OVFIに応じて、CPU1は比較値レジスタ６及びレ
ジスタバッファ14に第1,第２の比較値V1,V2（共に一定
値）を所定のタイミング（第４図には図示していない）
で順次書込む。
またCPU1は、カウンタ２の各オーバフローのタイミング
のやや以前の所定のタイミングT51,T53,T55,T57…にお
いて順次大きくなるリロード値N1,N2,N3…をカウンタバ
ッファ10に書込む。
のやや以前の所定のタイミングT51,T53,T55,T57…にお
いて順次大きくなるリロード値N1,N2,N3…をカウンタバ
ッファ10に書込む。
従ってカウンタ２は順次短くなる周期（リロード値N1か
らオーバフロー値までの計数に要する期間P1,リロード
値N2からオーバフロー値までの計数に要する期間P2,リ
ロード値N3からオーバフロー値までの計数に要する期間
P3…）でオーバフローを反復する。そして各１回のオー
バフローの間においてカウンタ２の計数値が第１の比較
値V1に達するタイミングT52,T54,T56…を起点としてハ
イレベルのパルスが発生される。この場合、それぞれの
パルスの開始タイミングとカウンタ２の前回のオーバフ
ローのタイミングとの期間は順次短くなる。
らオーバフロー値までの計数に要する期間P1,リロード
値N2からオーバフロー値までの計数に要する期間P2,リ
ロード値N3からオーバフロー値までの計数に要する期間
P3…）でオーバフローを反復する。そして各１回のオー
バフローの間においてカウンタ２の計数値が第１の比較
値V1に達するタイミングT52,T54,T56…を起点としてハ
イレベルのパルスが発生される。この場合、それぞれの
パルスの開始タイミングとカウンタ２の前回のオーバフ
ローのタイミングとの期間は順次短くなる。
このように、CPU1がカウンタバッファ10に格納させるリ
ロード値を変更することにより、容易にパルス出力の周
期を変更することが可能である。
ロード値を変更することにより、容易にパルス出力の周
期を変更することが可能である。
なお、上記実施例ではそれぞれカウンタバッファ10にセ
ットされるリロード値を一定として比較値レジスタ６及
びレジスタバッファ14にセットされる第1,第２の比較値
を変更する場合の動作、逆に比較値レジスタ６及びレジ
スタバッファ14にセットされる第1,第２の比較値を一定
としてカウンタバッファ10にセットされるリロード値を
変更する場合の動作について説明したが、両者を同時に
変更する処理も勿論可能であることは言うまでもない。
ットされるリロード値を一定として比較値レジスタ６及
びレジスタバッファ14にセットされる第1,第２の比較値
を変更する場合の動作、逆に比較値レジスタ６及びレジ
スタバッファ14にセットされる第1,第２の比較値を一定
としてカウンタバッファ10にセットされるリロード値を
変更する場合の動作について説明したが、両者を同時に
変更する処理も勿論可能であることは言うまでもない。
更に、本発明のパルス発生回路は、前述の従来例同様に
ワンチップマイクロコンピュータに組み込んで構成する
ことも、また単独に構成したCPUと接続して使用するこ
とも勿論可能である。
ワンチップマイクロコンピュータに組み込んで構成する
ことも、また単独に構成したCPUと接続して使用するこ
とも勿論可能である。
以上のように本発明のパルス発生回路では、ディジタル
コンパレータの一致検出によりパルス出力のレベルが一
方から他方へ変換された場合に直ちにレジスタバッファ
から比較値レジスタへ次のレベル変換の時刻を規定する
比較値が与えられるので、制御回路としてのCPUの処理
とは独立してパルス出力のレベルの再変換が行われる。
従って、パルス幅、即ちデユーティを非常に小さくする
ことが可能になる。またパルス出力の周期を決定するカ
ウンタの計数開始の値をその都度設定し得るように構成
したのでパルス周期を容易に変更することが可能にな
る。
コンパレータの一致検出によりパルス出力のレベルが一
方から他方へ変換された場合に直ちにレジスタバッファ
から比較値レジスタへ次のレベル変換の時刻を規定する
比較値が与えられるので、制御回路としてのCPUの処理
とは独立してパルス出力のレベルの再変換が行われる。
従って、パルス幅、即ちデユーティを非常に小さくする
ことが可能になる。またパルス出力の周期を決定するカ
ウンタの計数開始の値をその都度設定し得るように構成
したのでパルス周期を容易に変更することが可能にな
る。
第１図は本発明のパルス発生回路の構成を示すブロック
図、第２図，第３図，第４図はその動作説明のためのタ
イミングチャート、第５図は従来のパルス発生回路の一
例の構成を示すブロック図、第６図，第７図はその動作
説明のためのタイミングチャートである。 １……CPU、２……カウンタ、４……クロック発生回
路、６……比較値レジスタ、７……ディジタルコンパレ
ータ、10……カウンタバッファ、14……レジスタバッフ
ァ、15……シフトレジスタ なお、各図中同一符号は同一又は相当部分を示す。
図、第２図，第３図，第４図はその動作説明のためのタ
イミングチャート、第５図は従来のパルス発生回路の一
例の構成を示すブロック図、第６図，第７図はその動作
説明のためのタイミングチャートである。 １……CPU、２……カウンタ、４……クロック発生回
路、６……比較値レジスタ、７……ディジタルコンパレ
ータ、10……カウンタバッファ、14……レジスタバッフ
ァ、15……シフトレジスタ なお、各図中同一符号は同一又は相当部分を示す。
Claims (4)
- 【請求項１】クロックを計数し、所定の計数値に達した
場合にリセットされるカウンタと、 出力すべきパルス信号の素パルスの前縁のタイミングを
規定する第１の比較値と、その後縁のタイミングを規定
する第２の比較値とが交互にセットされるレジスタと、 前記カウンタの計数値と前記レジスタの比較値とを比較
し、両者が一致した場合に一致信号を出力するディジタ
ルコンパレータと、 出力すべきパルス信号のレベルに対応したデータ信号が
予めセットされ、前記ディジタルコンパレータの一致信
号が与えられたときにセットされているデータ信号を出
力する出力レベル記憶手段とを備えたパルス発生回路に
おいて、 前記レジスタにセットされるべき第２の比較値を記憶
し、これを前記ディジタルコンパレータから一致信号が
与えられたときに前記レジスタにセットするレジスタバ
ッファと、 出力すべきパルス信号の各素パルスについて、第１の比
較値を前記レジスタに、第２の比較値を前記レジスタバ
ッファに、データ信号を前記出力記憶手段にそれぞれ記
憶させる制御回路と を備えたことを特徴とするパルス発生回路。 - 【請求項２】前記出力レベル記憶手段は、ループ状に記
憶内容がシフトされるシフトレジスタである特許請求の
範囲第１項記載のパルス発生回路。 - 【請求項３】クロックを計数し、所定の計数値に達した
場合にリセットされるカウンタと、 出力すべきパルス信号の素パルスの前縁のタイミングを
規定する第１の比較値と、その後縁のタイミングを規定
する第２の比較値とが交互にセットされるレジスタと、 前記カウンタの計数値と前記レジスタの比較値とを比較
し、両者が一致した場合に一致信号を出力するディジタ
ルコンパレータと、 出力すべきパルス信号のレベルに対応したデータ信号が
予めセットされ、前記ディジタルコンパレータの一致信
号が与えられたときにセットされているデータ信号を出
力する出力レベル記憶手段とを備えたパルス発生回路に
おいて、 前記レジスタにセットされるべき第２の比較値を記憶
し、これを前記ディジタルコンパレータから一致信号が
与えられたときに前記レジスタにセットするレジスタバ
ッファと、 出力すべきパルス信号の各１周期を規定する前記カウン
タの計数開始値を記憶し、前記カウンタが前記所定の計
数値に達した場合に記憶値を前記カウンタにセットする
カウンタバッファと、 出力すべきパルス信号の各素パルスについて、第１の比
較値を前記レジスタに、第２の比較値を前記レジスタバ
ッファに、データ信号を前記出力記憶手段に、計数開始
値を前記カウンタバッファにそれぞれ記憶させる制御回
路と を備えたことを特徴とするパルス発生回路。 - 【請求項４】前記出力レベル記憶手段は、ループ状に記
憶内容がシフトされるシフトレジスタである特許請求の
範囲第３項記載のパルス発生回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230617A JPH077904B2 (ja) | 1987-09-14 | 1987-09-14 | パルス発生回路 |
| US07/144,893 US4805199A (en) | 1987-09-14 | 1988-01-13 | Pulse generating circuit |
| DE3818546A DE3818546A1 (de) | 1987-09-14 | 1988-05-31 | Pulsgeneratorschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230617A JPH077904B2 (ja) | 1987-09-14 | 1987-09-14 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473812A JPS6473812A (en) | 1989-03-20 |
| JPH077904B2 true JPH077904B2 (ja) | 1995-01-30 |
Family
ID=16910572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230617A Expired - Fee Related JPH077904B2 (ja) | 1987-09-14 | 1987-09-14 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4805199A (ja) |
| JP (1) | JPH077904B2 (ja) |
| DE (1) | DE3818546A1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01246050A (ja) * | 1988-03-28 | 1989-10-02 | Fanuc Ltd | 機械位置検出装置 |
| JP2570845B2 (ja) * | 1988-05-27 | 1997-01-16 | セイコーエプソン株式会社 | 情報処理装置 |
| JP2581218B2 (ja) * | 1988-07-13 | 1997-02-12 | 日本電気株式会社 | カウンタ回路 |
| US4995060A (en) * | 1988-09-19 | 1991-02-19 | Dynetics Engineering Corporation | Card counter with card counting preset data entry system method |
| US5048064A (en) * | 1988-11-04 | 1991-09-10 | General Signal Corporation | Vital rate decoder |
| US5060244A (en) * | 1989-07-28 | 1991-10-22 | Texas Instruments Incorporated | Method and apparatus for indicating when the total in a counter reaches a given number |
| US4978845A (en) * | 1989-09-28 | 1990-12-18 | Dynetics Engineering Corporation | Card counter with self-adjusting card loading assembly and method |
| JPH0828659B2 (ja) * | 1989-11-29 | 1996-03-21 | 沖電気工業株式会社 | 分周比切り替えが可能な分周装置 |
| DE4015854C3 (de) * | 1990-05-17 | 2000-01-27 | Ako Werke Gmbh & Co | Pulsbreiten-Modulationsschaltung |
| JPH07120929B2 (ja) * | 1990-10-29 | 1995-12-20 | 三菱電機株式会社 | パルス発生回路 |
| JP2561750B2 (ja) * | 1990-10-30 | 1996-12-11 | 三菱電機株式会社 | パルス発生回路 |
| US5123034A (en) * | 1991-05-20 | 1992-06-16 | Tektronix, Inc. | Automatic anomalous event detection |
| US5257299A (en) * | 1991-06-04 | 1993-10-26 | The Langston Corporation | Method and system for counting irregularly shaped moving articles |
| US5540102A (en) * | 1992-09-23 | 1996-07-30 | Kindrick; Dudley | System for displaying the amount of fluid dispensed from a hand-held sprayer |
| US5371772A (en) * | 1993-09-14 | 1994-12-06 | Intel Corporation | Programmable divider exhibiting a 50/50 duty cycle |
| US5987618A (en) * | 1994-03-25 | 1999-11-16 | Packard Bell Nec | Programmable hardware timer including two programmable hardware downcounters wherein the second downcounter counts in multiples of the first downcounter |
| JP3220029B2 (ja) * | 1996-11-11 | 2001-10-22 | 日本電気株式会社 | 入力信号読み取り回路 |
| JP3082721B2 (ja) * | 1997-09-19 | 2000-08-28 | 日本電気株式会社 | タイマ装置 |
| US6463485B1 (en) * | 1998-06-03 | 2002-10-08 | Cisco Technology, Inc. | System for providing cell bus management in a switch platform including a write port cell count in each of a plurality of unidirectional FIFO for indicating which FIFO be able to accept more cell |
| US6483850B1 (en) | 1998-06-03 | 2002-11-19 | Cisco Technology, Inc. | Method and apparatus for routing cells having different formats among service modules of a switch platform |
| US6438102B1 (en) | 1998-06-03 | 2002-08-20 | Cisco Technology, Inc. | Method and apparatus for providing asynchronous memory functions for bi-directional traffic in a switch platform |
| JP3660595B2 (ja) | 2001-01-17 | 2005-06-15 | 三菱電機株式会社 | 可変周波数パルス発生装置 |
| JP4524724B2 (ja) * | 2001-01-19 | 2010-08-18 | ルネサスエレクトロニクス株式会社 | 入出力装置 |
| US7424120B2 (en) * | 2003-08-06 | 2008-09-09 | Avago Technologies General Ip Pte Ltd | Method and apparatus for volume control |
| EP1724923B1 (en) * | 2005-05-20 | 2008-02-06 | Agilent Technologies, Inc. | Signal generation |
| US10416703B2 (en) * | 2017-08-10 | 2019-09-17 | Ambiq Micro, Inc. | Counter/timer array for generation of complex patterns independent of software control |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3621403A (en) * | 1969-03-28 | 1971-11-16 | Magnovox Co The | Digital frequency modulated sweep generator |
| US3629710A (en) * | 1970-12-16 | 1971-12-21 | Beckman Instruments Inc | Digitally controlled pulse generator |
| US3836858A (en) * | 1971-06-30 | 1974-09-17 | Nippon Denso Co | Pulse width setting apparatus |
| JPS5012055A (ja) * | 1973-05-31 | 1975-02-07 | ||
| US3937932A (en) * | 1974-04-15 | 1976-02-10 | Barber-Colman Company | Digital frequency generator |
| DE2746743C2 (de) * | 1977-10-18 | 1986-04-17 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Anordnung zur computergesteuerten Erzeugung von Impulsintervallen |
| JPS6025929B2 (ja) * | 1978-01-25 | 1985-06-21 | ソニー株式会社 | Ｐｗｍ変調回路 |
| US4326247A (en) * | 1978-09-25 | 1982-04-20 | Motorola, Inc. | Architecture for data processor |
| US4330571A (en) * | 1978-12-26 | 1982-05-18 | Lockheed Corporation | Method of applying corrosion preventive coating to metallic cable |
| US4404644A (en) * | 1980-05-22 | 1983-09-13 | Barr & Stroud Limited | Waveform generator |
| US4365202A (en) * | 1980-08-25 | 1982-12-21 | Rca Corporation | Duty cycle generator with improved resolution |
| JPS5853229A (ja) * | 1981-09-26 | 1983-03-29 | Mitsubishi Electric Corp | 可変デユ−テイ比パルス波形発生回路 |
| JPS58182924A (ja) * | 1982-04-21 | 1983-10-26 | Hitachi Ltd | 信号発生回路 |
| JPH0614610B2 (ja) * | 1984-12-17 | 1994-02-23 | 沖電気工業株式会社 | パルス幅制御回路 |
| NL8501202A (nl) * | 1985-04-26 | 1986-11-17 | Philips Nv | Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen. |
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