JPH01217659A - Ｉ／ｏ割り込み制御方式 - Google Patents
Ｉ／ｏ割り込み制御方式Info
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- JPH01217659A JPH01217659A JP4362288A JP4362288A JPH01217659A JP H01217659 A JPH01217659 A JP H01217659A JP 4362288 A JP4362288 A JP 4362288A JP 4362288 A JP4362288 A JP 4362288A JP H01217659 A JPH01217659 A JP H01217659A
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- cpu
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- 230000004044 response Effects 0.000 claims abstract description 33
- 239000013598 vector Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 17
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
複数のＩ１０アダプタを一旦Ｉ１０バスに接続し、■１
０バスアダプタを介してシステムバスに結合する構成の
計算機システムにおけるＩ／Ｏ割り込み制御方式に関し
。
０バスアダプタを介してシステムバスに結合する構成の
計算機システムにおけるＩ／Ｏ割り込み制御方式に関し
。
ＣＰＵがＩ１０デバイスからの割り込み要求に応じて、
そのＩ１０デバイスのデバイスアドレスを得るまでのア
クセス手順を簡単化することにより、オーバーヘッドを
削減することを目的とし。
そのＩ１０デバイスのデバイスアドレスを得るまでのア
クセス手順を簡単化することにより、オーバーヘッドを
削減することを目的とし。
Ｉ１０デバイスからＣＰＵに対する割り込み要求が行わ
れたとき、ＣＰＵは割り込み応答によりＩ１０バスアダ
プタを起動し、■１０バスアダプタは、各Ｉ／Ｏアダプ
タに割り込み応答して、出力されたベクタを読み取り２
割り込み要求を発生したＩ／○デバイスが接続されてい
るＩ１０アダプタを識別するとともに、そのＩ１０アダ
プタから、上記割り込み要求を発生したＩ１０デバイス
のデバイスアドレスを読み取り、これら読み取ったベク
タおよびデバイスアドレスを一緒にＣＰＵへ通知する構
成をもつ。
れたとき、ＣＰＵは割り込み応答によりＩ１０バスアダ
プタを起動し、■１０バスアダプタは、各Ｉ／Ｏアダプ
タに割り込み応答して、出力されたベクタを読み取り２
割り込み要求を発生したＩ／○デバイスが接続されてい
るＩ１０アダプタを識別するとともに、そのＩ１０アダ
プタから、上記割り込み要求を発生したＩ１０デバイス
のデバイスアドレスを読み取り、これら読み取ったベク
タおよびデバイスアドレスを一緒にＣＰＵへ通知する構
成をもつ。
本発明は、複数のＩ１０アダプタを一旦Ｉ１０バスに接
続し、Ｉ１０バスアダプタを介してシステムバスに結合
する構成の計算機システムにおけるＩ／Ｏ割り込み制御
方式に関する。
続し、Ｉ１０バスアダプタを介してシステムバスに結合
する構成の計算機システムにおけるＩ／Ｏ割り込み制御
方式に関する。
ＣＰＵとＩ１０デバイスとの間にＩ１０バスアダプタと
Ｉ１０アダプタとが挿入されている場合。
Ｉ１０アダプタとが挿入されている場合。
Ｉ１０デバイスから上げられた割り込み要求に応じてＣ
ＰＵがＩ１０処理を行うためには、該当するＩ１０アダ
プタとＩ１０デバイスのアドレスを知る必要がある。本
発明は、ＣＰＵが割り込み要求発生時にこれらのアドレ
スを検出するために行う手順を簡単化し、Ｉ１０処理の
高速化を図るものである。
ＰＵがＩ１０処理を行うためには、該当するＩ１０アダ
プタとＩ１０デバイスのアドレスを知る必要がある。本
発明は、ＣＰＵが割り込み要求発生時にこれらのアドレ
スを検出するために行う手順を簡単化し、Ｉ１０処理の
高速化を図るものである。
第４図は１本発明が改善の対象としている従来の計算機
システムの１例についての概略を示したものである。
システムの１例についての概略を示したものである。
第４図において、１はシステムバス、２はＣＰＵ、３は
メモリコントローラＭＡＣ，４は主メモリＭＳ、５はチ
ャネル、６はＩ１０バスアダプタ。
メモリコントローラＭＡＣ，４は主メモリＭＳ、５はチ
ャネル、６はＩ１０バスアダプタ。
７はＩ１０バス、８，９はＩ１０アダプタ、１０゜１１
はＩ１０デバイスである。
はＩ１０デバイスである。
システムバスｌにはＣＰＵ２．メモリコントローラＭＡ
Ｃ３，チャネル５．Ｉ／Ｏバスアダプタ６がそれぞれ接
続されており、ＣＰＵ２とチャネル５は、いずれか一方
がシステムバス１の使用権を獲得してシステムバス１を
占有することにより。
Ｃ３，チャネル５．Ｉ／Ｏバスアダプタ６がそれぞれ接
続されており、ＣＰＵ２とチャネル５は、いずれか一方
がシステムバス１の使用権を獲得してシステムバス１を
占有することにより。
データ転送を行うことができる。
またＩ１０バス７には、Ｉ１０バスアダプタ６とＩ１０
アダプタ８，９が接続され、Ｉ１０要求をもったＩ１０
デバイス１０．１１の一方は、対応するＩ１０アダプタ
８．９の一方とＩ１０バス７、Ｉ１０バスアダプタ６お
よびシステムバス１を介して、ＣＰＵ２あるいはメモリ
コントローラＭＡＣ３を介して主メモリ４との間でデー
タ転送を行うことができる。
アダプタ８，９が接続され、Ｉ１０要求をもったＩ１０
デバイス１０．１１の一方は、対応するＩ１０アダプタ
８．９の一方とＩ１０バス７、Ｉ１０バスアダプタ６お
よびシステムバス１を介して、ＣＰＵ２あるいはメモリ
コントローラＭＡＣ３を介して主メモリ４との間でデー
タ転送を行うことができる。
このＩ１０処理は、Ｉ／Ｏ割り込み制御方式で行われる
。たとえばＩ１０デバイス１０が入力すべきデータをも
ったときに割り込み信号を発生し。
。たとえばＩ１０デバイス１０が入力すべきデータをも
ったときに割り込み信号を発生し。
Ｉ１０アダプタ８およびＩ１０バスアダプタ６を介して
ＣＰＵ２に伝えられる。ＣＰＵ２は１割り込み応答処理
により、Ｉ１０バスアダプタ６を介してＩ１０アダプタ
８を制御し、Ｉ１０デバイス１０からのデータ読み取り
を行う。
ＣＰＵ２に伝えられる。ＣＰＵ２は１割り込み応答処理
により、Ｉ１０バスアダプタ６を介してＩ１０アダプタ
８を制御し、Ｉ１０デバイス１０からのデータ読み取り
を行う。
次に従来のＩ／Ｏ割り込み制御方式について。
第５図を用いてさらに詳しく説明する。
第５図は、第４図のシステム構成中の必要部分のみを取
り出して表したもので１図中の■ないし■にしたがって
、Ｉ／Ｏ割り込み制御の手順を以下に説明する。
り出して表したもので１図中の■ないし■にしたがって
、Ｉ／Ｏ割り込み制御の手順を以下に説明する。
■：！１０デバイス１０が、たとえばデータの読み取り
を要求する割り込み信号を発生すると。
を要求する割り込み信号を発生すると。
この割り込み信号は、Ｉ１０アダプタ８．Ｉ１０バス７
、Ｉ１０バスアダプタ６、システムバス１を経由してＣ
ＰＵ２に伝えられる。
、Ｉ１０バスアダプタ６、システムバス１を経由してＣ
ＰＵ２に伝えられる。
■： ＣＰＵ２は、この割り込み信号を検出し９割り込
みを受は付けると、■１０バスアダプタ６に割り込み応
答をする。これに対してＩ１０バスアダプタ６は、ＣＰ
Ｕ２にＩ１０アダプタ８のアダプタアドレスを知らせる
ため、Ｉ／Ｏアダプタ８にあるベクタ（Ｖｅｃｔｏｒ）
を読み取り。
みを受は付けると、■１０バスアダプタ６に割り込み応
答をする。これに対してＩ１０バスアダプタ６は、ＣＰ
Ｕ２にＩ１０アダプタ８のアダプタアドレスを知らせる
ため、Ｉ／Ｏアダプタ８にあるベクタ（Ｖｅｃｔｏｒ）
を読み取り。
ＣＰＵ２に送出する。
■： ＣＰＵ２は、そのベクタに対応する割り込み処理
プログラムを起動し２割り込み処理プログラムはＩ１０
アダプタ８のアダプタアドレスを予めもっているため、
それによりＩ１０アダプタ８を起動する。ここでＩ１０
アダプタ８は。
プログラムを起動し２割り込み処理プログラムはＩ１０
アダプタ８のアダプタアドレスを予めもっているため、
それによりＩ１０アダプタ８を起動する。ここでＩ１０
アダプタ８は。
配下のＩ１０デバイス１ｏのデバイスアドレスをＣＰＵ
２に送出し、ＣＰＵ２はこのデバイスアドレスを受は取
り、先のベクタとともに、主メモリに格納する。
２に送出し、ＣＰＵ２はこのデバイスアドレスを受は取
り、先のベクタとともに、主メモリに格納する。
このようにして、ＣＰＵ２は割り込み要求を行ったＩ１
０デバイス１０のデバイスアドレスを知り、Ｉ１０処理
を実行させることができる。
０デバイス１０のデバイスアドレスを知り、Ｉ１０処理
を実行させることができる。
上述した従来のＩ／Ｏ割り込み処理方式では。
ＣＰＵが２割り込み要求を行ったＩ１０デバイスのデバ
イスアドレスを知るためには、まずＩ１０アダプタのベ
クタを読み取ってアダプタアドレスを求め２次にそのア
ダプタアドレスを用いて対応するＩ１０アダプタからＩ
１０デバイスのデバイスアドレスを読み取るという独立
したアクセス手順を２回必要としていた。
イスアドレスを知るためには、まずＩ１０アダプタのベ
クタを読み取ってアダプタアドレスを求め２次にそのア
ダプタアドレスを用いて対応するＩ１０アダプタからＩ
１０デバイスのデバイスアドレスを読み取るという独立
したアクセス手順を２回必要としていた。
その結果システムバスの内存も２回必要となり。
オーバーヘッドが大きくなってＩ１０処理が遅くなると
いう欠点があった。
いう欠点があった。
本発明では、ＣＰＵが！１０デバイスからの割り込み要
求に応じて、そのＩ１０デバイスのデバイスアドレスを
得るまでのアクセス手順を簡単化することにより、オー
バーヘッドを削減することを目的としている。
求に応じて、そのＩ１０デバイスのデバイスアドレスを
得るまでのアクセス手順を簡単化することにより、オー
バーヘッドを削減することを目的としている。
本発明のＩ／Ｏ割り込み制御方式では、■１０バスアダ
プタが、ｃｐｕの割り込み応答により■１０アダプタか
らベクタを読み取ってＣＰＵに送出するとき、同時にＩ
１０デバイスのデバイスアドレスも読み取り、Ｉ１０ア
ダプタのベクタと一緒に送出することにより、従来２回
必要としていたアクセス手順を１回で済ますことができ
るようにして、オーバーヘッドの削減を可能にしている
。
プタが、ｃｐｕの割り込み応答により■１０アダプタか
らベクタを読み取ってＣＰＵに送出するとき、同時にＩ
１０デバイスのデバイスアドレスも読み取り、Ｉ１０ア
ダプタのベクタと一緒に送出することにより、従来２回
必要としていたアクセス手順を１回で済ますことができ
るようにして、オーバーヘッドの削減を可能にしている
。
第１図は９本発明の原理的構成図である。
図において。
１は、システムバスである。
２は、ＣＰＵである。
６は、Ｉ１０バスアダプタである。
７は、Ｉ１０バスである。
８は、Ｉ１０アダプタである。
１０は、Ｉ１０デバイスである。
２７は９割り込み受は付は回路である。
２８は１割り込み応答回路である。
２９は、データ読み取り制御回路である。
３２は９割り込み制御回路。
３４は、Ｉ１０アダプタ８のベクタ（Ｖｅｃｔｏｒ）で
ある。
ある。
３５は、Ｉ１０デバイス１０のデバイスアドレスである
。
。
Ｉ１０アダプタ８は、ベクタ３４とデバイスアドレス３
５の各情報を保持しており２割り込み制御回路３２は、
Ｉ１０デバイス１０から割り込み信号が発生されると、
■１０バスアダプタ６へ転送するとともに１割り込み要
求状態となり、Ｉ１０バスアダプタ６からの割り込み応
答信号にしたがって所定の割り込み対応制御を実行する
。
５の各情報を保持しており２割り込み制御回路３２は、
Ｉ１０デバイス１０から割り込み信号が発生されると、
■１０バスアダプタ６へ転送するとともに１割り込み要
求状態となり、Ｉ１０バスアダプタ６からの割り込み応
答信号にしたがって所定の割り込み対応制御を実行する
。
Ｉ１０バスアダプタ６の割り込み受は付は回路２７は、
Ｉ１０バス７に接続されている配下の■１０アダプタ（
８，９）のいずれか（たとえば８）から上げられた割り
込み信号をＣＰＵ２へ転゛送し、また割り込み応答回路
２８はＣＰＵ２からの割り込み応答信号を配下の各Ｉ１
０アダプタへ転送するとともに所定の割り込み対応制御
を実行する。
Ｉ１０バス７に接続されている配下の■１０アダプタ（
８，９）のいずれか（たとえば８）から上げられた割り
込み信号をＣＰＵ２へ転゛送し、また割り込み応答回路
２８はＣＰＵ２からの割り込み応答信号を配下の各Ｉ１
０アダプタへ転送するとともに所定の割り込み対応制御
を実行する。
第１図を用いて１本発明のＩ／Ｏ割り込み制御方式の動
作を１図中の動作手順■ないし［相］にしたがって説明
する。
作を１図中の動作手順■ないし［相］にしたがって説明
する。
■７Ｉ／Ｏデバイス１０は、たとえばデータが入力され
たことにより、ＣＰＵ２にデータ読み取りを要求するた
めの割り込み信号を発生する。
たことにより、ＣＰＵ２にデータ読み取りを要求するた
めの割り込み信号を発生する。
■：Ｉ１０アダプタ８の割り込み制御回路３２は。
配下のＩ１０デバイス１０から割り込み信号を受は取る
と、■１０バスアダプタ６へ割り込み信号を送出する。
と、■１０バスアダプタ６へ割り込み信号を送出する。
■：Ｉ１０バスアダプタ６の割り込み受は付は回路２７
は、配下のＩ１０アダプタのいずれかからの割り込み信
号を受は取ると、それを受は付け、ＣＰＵ２に割り込み
信号を送る。
は、配下のＩ１０アダプタのいずれかからの割り込み信
号を受は取ると、それを受は付け、ＣＰＵ２に割り込み
信号を送る。
■： ＣＰＵ２は２割り込みを受は取ると割り込み応答
信号をＩ１０バスアダプタ６へ返す。
信号をＩ１０バスアダプタ６へ返す。
■：Ｉ１０バスアダプタ６の割り込み応答回路２８は、
ＣＰＵ２からの割り込み応答信号を配下の各Ｉ１０アダ
プタへ転送するとともに、所定の割り込み対応制御シー
ケンスを開始する。
ＣＰＵ２からの割り込み応答信号を配下の各Ｉ１０アダ
プタへ転送するとともに、所定の割り込み対応制御シー
ケンスを開始する。
■：割り込み信号を送出したＩ１０アダプタ８の割り込
み制御回路３２は９割り込み応答信号に応じてベクタ３
４をＩ１０バスアダプタ６に通知する。
み制御回路３２は９割り込み応答信号に応じてベクタ３
４をＩ１０バスアダプタ６に通知する。
■：■１０バスアダプタ６のデータ読み取り制御回路２
９は、ベクタ３４を読み取り、それに基づいて割り込み
信号を送出したＩ１０アダプタ８を識別し、！１０アダ
プタ８をアクセスする。
９は、ベクタ３４を読み取り、それに基づいて割り込み
信号を送出したＩ１０アダプタ８を識別し、！１０アダ
プタ８をアクセスする。
■：データ読み取り制御回路２９は、！１０アダプタ８
からデバイスアドレス３５を読み取る。
からデバイスアドレス３５を読み取る。
■：データ読み取り制御回路２９は、読み取ったベクタ
３４とデバイスアドレス３５をＣＰＵ２へ送出する。
３４とデバイスアドレス３５をＣＰＵ２へ送出する。
［相］： ＣＰｔＪ２は、受は取ったベクタとデバイス
アドレスとを、主メモリに格納する。
アドレスとを、主メモリに格納する。
このようにして、■１０バスアダプタ６は、ＣＰＵ２か
らの割り込み応答信号に応じて、■１０アダプタ８のベ
クタ３４を読み取った後、ＣＰＵ２からの指示なしに続
けてデバイスアドレス３５の読み取りを行うことにより
、ＣＰＵ２とＩ１０バスアダプタ６との間の制御情報の
やりとり回数を減らし、オーバーヘッドの削減を可能に
する。
らの割り込み応答信号に応じて、■１０アダプタ８のベ
クタ３４を読み取った後、ＣＰＵ２からの指示なしに続
けてデバイスアドレス３５の読み取りを行うことにより
、ＣＰＵ２とＩ１０バスアダプタ６との間の制御情報の
やりとり回数を減らし、オーバーヘッドの削減を可能に
する。
第２図に本発明の１実施例システムの構成を示し、第３
図に制御手順をフローで示す。
図に制御手順をフローで示す。
第２図において。
ｌはシステムバス。
２はＣＰＵ。
６はＩ１０バスアダプタ。
７はＩ１０バス。
８はＩ１０アダプタ。
１０はＩ１０デバイス。
２１．２７は割り込み受は付は回路。
２２．２８は割り込み応答回路。
２３は主メモリ制御回路。
２４は命令制御回路。
２５．２６はシステムバスに対するインターフェース制
御を行うシステムバス制御回路。
御を行うシステムバス制御回路。
２９．３３はデータ読み取り制御回路。
３０．３１はＩ１０バスに対するインターフェース制御
を行うＩ１０バス制御回路。
を行うＩ１０バス制御回路。
３４はベクタＶｅｃｔｏｒ。
３５はデバイスアドレス ＩＤＶＡ。
３６．３７はＩ１０デバイスとＩ１０アダプタ間の一イ
ンターフェース制御を行うデバイス制御回路。
ンターフェース制御を行うデバイス制御回路。
３８は割り込み発生回路である。
次に第３図のフローを参照して、第２図の実施例システ
ムにおけるＩ／Ｏ割り込み制御動作を説明する。
ムにおけるＩ／Ｏ割り込み制御動作を説明する。
■：■１０デバイス１０の割り込み発生回路３８は、入
力データの読み取り要求が生じたとき。
力データの読み取り要求が生じたとき。
割り込み信号を発生し、■１０アダプタ８に通知する。
■＝Ｉ１０アダプタ８の割り込み制御回路３２は。
割り込みを受は付けて、Ｉ１０バスアダプタ６に割り込
み信号を送出する。
み信号を送出する。
■：■１０バスアダプタ６の割り込み受は付は回路２７
は１割り込みを受は付けて、ＣＰＵ２に割り込み信号を
送出する。
は１割り込みを受は付けて、ＣＰＵ２に割り込み信号を
送出する。
■： ＣＰＵ２の割り込み受は付は回路２１は割り込み
を受は付け９割り込み応答回路２２を起動して、！１０
バスアダプタ６に割り込み応答を行わせる。
を受は付け９割り込み応答回路２２を起動して、！１０
バスアダプタ６に割り込み応答を行わせる。
■：■１０バスアダプタ６の割り込み応答回路２８は、
ＣＰＵ２からの割り込み応答を検出すると１割り込み処
理シーケンスを開始する。ここで配下の各Ｉ／Ｏアダプ
タ（８）に割り込み応答を行い９割り込み要求中のＩ１
０アダプタ８の割り込み制御回路３２は、それにより割
り込み処理シーケンスを開始する。
ＣＰＵ２からの割り込み応答を検出すると１割り込み処
理シーケンスを開始する。ここで配下の各Ｉ／Ｏアダプ
タ（８）に割り込み応答を行い９割り込み要求中のＩ１
０アダプタ８の割り込み制御回路３２は、それにより割
り込み処理シーケンスを開始する。
■＝Ｉ１０アダプタ８は、 Ｖｅｃｔｏｒ３４を、デー
タ読み取り制御回路３３を介してＩ１０バスアダプタ６
へ送出する。
タ読み取り制御回路３３を介してＩ１０バスアダプタ６
へ送出する。
■：Ｉ１０バスアダプタ６のデータ読み取り制御回路２
９は、 Ｖｅｃｔｏｒ３４を読み取り、Ｉ１０アダプタ
８を識別すると、Ｉ１０アダプタ８を指定してＩＤＶＡ
３５の読み取りを指示する。Ｖｅｃｔｏｒ３４は、−旦
保持される。
９は、 Ｖｅｃｔｏｒ３４を読み取り、Ｉ１０アダプタ
８を識別すると、Ｉ１０アダプタ８を指定してＩＤＶＡ
３５の読み取りを指示する。Ｖｅｃｔｏｒ３４は、−旦
保持される。
■：夏１０アダプタ８のデータ読み取り制御回路３３は
、ＩＤＶＡ３５を読み取り＋ Ｉ ／ Ｏハスアダプ
タ６へ送出する。
、ＩＤＶＡ３５を読み取り＋ Ｉ ／ Ｏハスアダプ
タ６へ送出する。
■：Ｉ１０バスアダプタ６のデータ読み取り制御回路２
９は、読み取ったＩ ＤＶＡと先に保持しであるνｅｃ
ｔｏｒとを、−緒にＣＰＵ２へ送出する。
９は、読み取ったＩ ＤＶＡと先に保持しであるνｅｃ
ｔｏｒとを、−緒にＣＰＵ２へ送出する。
＠： ＣＰＵ２の命令制御回路２４は、主メモリ制御回
路２３に指示して、 ＶｅｃｔｏｒおよびＩ ＤＶＡを
主メモリの所定の領域に格納させる。
路２３に指示して、 ＶｅｃｔｏｒおよびＩ ＤＶＡを
主メモリの所定の領域に格納させる。
（発明の効果〕
本発明によれば、ｃｐｕがＩ／Ｏ割り込みを上げたＩ１
０アダプタのベクタとＩ１０デバイスのデバイスアドレ
スを知るためには、■１０バスアダプタに対して１回の
割り込み応答を行えば良く。
０アダプタのベクタとＩ１０デバイスのデバイスアドレ
スを知るためには、■１０バスアダプタに対して１回の
割り込み応答を行えば良く。
従来、Ｉ１０アダプタのベクタとＩ１０デバイスのデバ
イスアドレスを得るために２段階の手順を踏まなければ
ならなかったのにくらべて、ＣＰＵの制御が簡単になり
、またシステムバスの占有回数も半減するため、Ｉ１０
処理のオーバーヘッドの削減と、ｃｐｕの処理効率の改
善とが可能となる。
イスアドレスを得るために２段階の手順を踏まなければ
ならなかったのにくらべて、ＣＰＵの制御が簡単になり
、またシステムバスの占有回数も半減するため、Ｉ１０
処理のオーバーヘッドの削減と、ｃｐｕの処理効率の改
善とが可能となる。
第１図は本発明の原理的構成図、第２図は本発明の１実
施例システムの構成図、第３図は第２図に示す本発明実
施例システムのＩ／Ｏ割り込み制御フロー図、第４図は
従来の計算機システムの１例の構成図、第５図は従来の
Ｉ／Ｏ割り込み制御方式の説明図である。 第１図中。 ｌニジステムバス ２ ： ＣＰＵ ６：Ｉ１０バスアダプタ ７：Ｉ１０バス ８：Ｉ１０アダプタ １０：Ｉ１０デバイス ３４：ベクタ ３５：デバイスアドレス 特許出願人富士通株式会社（外１名） 代 理 人 弁理士 長谷用 文廣（外２名）本発明の
１実＃！ｆｆ７Ｑシステムの構成２第 ２ 図 本発明実施例システムの１／○割り込み制御フロー図第
３図 提示の計算機システムの構成図 菓 ４ 図
施例システムの構成図、第３図は第２図に示す本発明実
施例システムのＩ／Ｏ割り込み制御フロー図、第４図は
従来の計算機システムの１例の構成図、第５図は従来の
Ｉ／Ｏ割り込み制御方式の説明図である。 第１図中。 ｌニジステムバス ２ ： ＣＰＵ ６：Ｉ１０バスアダプタ ７：Ｉ１０バス ８：Ｉ１０アダプタ １０：Ｉ１０デバイス ３４：ベクタ ３５：デバイスアドレス 特許出願人富士通株式会社（外１名） 代 理 人 弁理士 長谷用 文廣（外２名）本発明の
１実＃！ｆｆ７Ｑシステムの構成２第 ２ 図 本発明実施例システムの１／○割り込み制御フロー図第
３図 提示の計算機システムの構成図 菓 ４ 図
Claims (1)
- 任意個数のＩ／Ｏデバイス（１０）がそれぞれＩ／Ｏア
ダプタ（８）を介してＩ／Ｏバス（７）に並列に接続さ
れ、Ｉ／Ｏバス（７）はＩ／Ｏバスアダプタ（６）を介
してシステムバス（１）に接続されている構成の計算機
システムにおいて、Ｉ／Ｏデバイス（１０）からＣＰＵ
（２）に対する割り込み要求が行われたとき、ＣＰＵ（
２）は割り込み応答によりＩ／Ｏバスアダプタ（６）を
起動し、Ｉ／Ｏバスアダプタ（６）は、各Ｉ／Ｏアダプ
タに割り込み応答して、出力されたベクタを読み取り、
割り込み要求を発生したＩ／Ｏデバイス（１０）が接続
されているＩ／Ｏアダプタ（８）を識別するとともに、
そのＩ／Ｏアダプタ（８）から、上記割り込み要求を発
生したＩ／Ｏデバイス（１０）のデバイスアドレスを読
み取り、これら読み取ったベクタおよびデバイスアドレ
スを一緒にＣＰＵ（２）へ通知することを特徴とするＩ
／Ｏ割り込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4362288A JPH01217659A (ja) | 1988-02-26 | 1988-02-26 | Ｉ／ｏ割り込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4362288A JPH01217659A (ja) | 1988-02-26 | 1988-02-26 | Ｉ／ｏ割り込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01217659A true JPH01217659A (ja) | 1989-08-31 |
Family
ID=12668944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4362288A Pending JPH01217659A (ja) | 1988-02-26 | 1988-02-26 | Ｉ／ｏ割り込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01217659A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04316148A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 割込回路 |
| WO2015056695A1 (ja) * | 2013-10-15 | 2015-04-23 | オムロン株式会社 | 制御装置および制御方法 |
-
1988
- 1988-02-26 JP JP4362288A patent/JPH01217659A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04316148A (ja) * | 1991-04-15 | 1992-11-06 | Nec Corp | 割込回路 |
| WO2015056695A1 (ja) * | 2013-10-15 | 2015-04-23 | オムロン株式会社 | 制御装置および制御方法 |
| JP6037042B2 (ja) * | 2013-10-15 | 2016-11-30 | オムロン株式会社 | 制御装置および制御方法 |
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