JP5829890B2 - 半導体データ処理装置、タイムトリガ通信システム及び通信システム - Google Patents
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Description
本発明は、ネットワークで利用される共通時刻に時間同期して動作するタイムトリガ通信のためのネットワーク端末に適用される半導体データ処理装置におけるローカル時刻タイマによる割り込み制御技術、更にはタイムトリガ通信システムに関し、例えば自動車用電子制御装置の通信システムに適用して有効な技術に関する。
複数の端末間で伝送路を介してフレームの送受信を行う通信システム、特に車載機器や生産ラインなどの制御機器である電子制御装置間の通信システムでは、フレームの送受信タイミングや設定変更のタイミングを時刻によって管理するタイムトリガシステム（Time Trigger System）が利用されている。例えばタイムトリガシステムとして車載機器のネットワークに用いられるフレックスレイ（FlexRay(登録商標)）がある。このシステムでは、非特許文献１に記載されるように、ネットワークで利用される共通時刻（グローバルタイム）に対して時間同期を確立してネットワークへの統合を図る場合には、既にネットワークへの統合を完了した１台以上の端末から送信される開始フレーム（スタートアップフレーム）と呼ばれるフレームの受信時刻と、ネットワークへの時間同期を図る端末が通信スケジュールから算出する開始フレームの受信予想時刻を用いて時間同期が行われる。
このような時間同期が行われることによって端末間では予め決められたタイムスケジュールにしたがった送受信処理を行うことが可能になる。具体的には、タイムトリガ通信プロトコルでは、ネットワークに接続されている端末は、互いにネットワーク時間の同期を合わせながら通信をする必要があるため、各端末は自身のネットワーク時間に従って動作するローカル時刻タイマを持つ。ローカル時刻タイマはこれに設定されたローカル時刻に達すると割り込み要求を発行し、ＣＰＵはこれに応答することによって、送信メッセージをＲＡＭに書き込んだり、受信メッセージを受信バッファから読み出したりする処理を行うことによって、タイムスケジュールにしたがった送受信処理を行うことが可能になる。すなわち、送受信のタイミングは、このローカル時刻タイマに設定されるローカル時刻によって定められることになる。このように、タイムトリガ通信では端末間でリアルタイムにローカル時間をグローバル時間に同期合わせすることが必要であるため、マイクロコンピュータの汎用タイマをローカル時刻タイマとして用いることは適当ではない。
上記ローカル時刻タイマを用いた割り込み制御において、特許文献１に記載のタイマ割り込み制御技術を適用すれば、割り込み制御回路が割り込み信号と共に割り込み要因もＣＰＵに与えることによって、ＣＰＵによる割り込み要因データの取得処理を軽減することができる。
Flex Ray Communication System Protocol Specification Ver. 2.1 Rev. A (15-December-2005)
本発明者はタイムトリガ通信のための上記ローカル時刻タイマを用いた割り込み制御について更に検討した結果、以下の点を見出した。これによれば、例えば、タイムトリガ通信を行う上で、車載ソフトウェアの共通化を目指したＡＵＴＯＳＡＲ（AUtomotive Open System ARchitecture）規格のソフトウェアを用いた場合に代表されるように、ＣＰＵに対する割り込みにはタイムトリガ通信のタイムスケジュールにしたがったローカル時刻タイマによる割り込み以外の割り込みもある。ローカル時刻タイマによるタイマ割り込み要求以外の割り込み要求を処理中に、ローカル時刻タイマによるタイマ割り込み要求が発生した場合には、多重割り込みの禁止や割り込み優先度との関係で、当該割り込み要求に応答するための送受信処理の開始が遅延し、その遅延幅がばらつくことが想定される。これによって、自動車の電子制御装置を用いた高精度なリアルタイム制御が難しくなると考えられる。特許文献１に記載の技術によってＣＰＵの負荷を軽減するだけでは根本的な解決にはならない。更に派生的な問題として、タイムトリガ通信では特許文献１に記載の技術だけではＣＰＵの負荷の軽減が不十分である。例えば、ローカル時刻タイマによるタイマ割り込み要求が発生する度にタイムスケジュールにしたがってローカル時刻を設定したりする処理をＣＰＵが負担することによってもＣＰＵによるデータ処理の負荷は増大する。
本発明の目的は、タイマ割り込み要求に応ずる割り込み処理の開始タイミングのばらつきを他の割り込み処理の状況に拘わらず低減することができる半導体データ処理装置を提供することにある。
本発明の別の目的は、送受信動作のタイムスケジュールから大きく逸脱することなくタイムトリガ通信を行うことができるタイムトリガ通信システムを提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明における課題解決手段は下記の通りである。
タイマからの通知に応じて所定の処理を行う半導体データ処理装置において、所定の時間に行う処理がある場合に、係る処理の開始前の所定時間は他の処理を行うための割込み等の受付を抑制する。
本願において開示される発明において得られる効果は下記の通りである。
すなわち、所定の時間に行う処理の開始前の所定時間において他の処理を行なうための割込み等の受付を抑制することにより、所定の時間に行う処理の実行を担保することができる。
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態に係る半導体データ処理装置の構成を説明する。
先ず、本願において開示される代表的な実施の形態に係る半導体データ処理装置の構成を説明する。
すなわち、タイムトリガ通信システムのネットワークに接続された複数個の電子制御装置に搭載される半導体データ処理装置に、中央処理装置、通信制御回路及び割り込み制御回路を設ける。前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマを有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行い、他の割り込み要求に応答する処理の発生を抑止する。言い換えるならば、所定の時間に行うべき処理がある場合に、当該処理を中央処理装置で行う当該所定の時間の時点において、他の割り込み要求に応答した処理を行っていないことを担保するために、前記予約時間を設定する。
前記予約時間による制御を行わない場合には、タイムトリガ通信用のタイマ割り込み要求が発生したとき中央処理装置によるデータ処理状況に応じて当該割り込み要求に応ずる割り込み処理が開始されるまでの時間には差異を生ずる。これに対して、前記予約時間はその時間的な差異を吸収し若しくは短縮するように作用する。したがって、中央処理装置によるデータ処理状況の如何に拘わらず、タイムトリガ通信用のタイマ割り込み要求に応ずる中央処理装置による割り込み処理の開始を所定のタイミングにそろえることが容易になる。
半導体データ処理装置がかかる構成を有することにより、タイマ割り込み要求に応ずる割り込み処理の開始タイミングのばらつきを他の割り込み処理の状況に拘わらず低減することができる。ネットワークで利用される共通時刻に端末が時間同期して送受信動作するタイムトリガ通信をタイムスケジュールから大きく逸脱することなく制御することが容易になる。
続いて、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔１〕＜タイムトリガ通信用の割り込み要求に応ずる割り込み処理の開始を遅延させる＞
本発明の代表的な実施の形態に係る半導体データ処理装置（１）は、命令を実行する中央処理装置（１０）と、タイムトリガ通信のための通信制御を行う通信制御回路（１２）と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路（１１）と、を有する。前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマ（３５）を有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求（２０）を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。
本発明の代表的な実施の形態に係る半導体データ処理装置（１）は、命令を実行する中央処理装置（１０）と、タイムトリガ通信のための通信制御を行う通信制御回路（１２）と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路（１１）と、を有する。前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマ（３５）を有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求（２０）を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。
上記予約時間による遅延制御がなければ、タイムトリガ通信用のタイマ割り込み要求が発生したとき中央処理装置によるデータ処理状況に応じて当該割り込み要求に応ずる割り込み処理が開始されるまでの時間には差異を生ずることになる。これに対し、タイムトリガ通信用のタイマ割り込み要求に応答する中央処理装置の割り込み処理の開始は前記予約時間だけ遅延されるから、この予約時間は上記時間的な差異を吸収し若しくは短縮するように作用することになる。その予約時間は前記差異を完全に吸収することができる程度の長さにすれば充分である。また、ローカル時刻タイマに設定する時刻は目的とする割り込み処理開始時刻よりも予約時間分だけ早い時刻とすれば、送受信処理タイミングが全体的に遅延方向にシフトすることもない。したがって、中央処理装置によるデータ処理状況の如何に拘わらず、タイムトリガ通信用のタイマ割り込み要求に応ずる中央処理装置による割り込み処理の開始を所定のタイミングにそろえることが容易になる。したがって、ネットワークで利用される共通時刻に端末が時間同期して送受信動作するタイムトリガ通信をタイムスケジュールから大きく逸脱させないように制御することが可能になる。
〔２〕＜割り込み処理時間の最大時間よりも長い時間に設定される予約時間＞
項１において、前記予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間である。
項１において、前記予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間である。
これにより、予約時間によって前記差異を完全に吸収することができる。
〔３〕＜所定期間における高優先レベルの割り込み要求＞
項２において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる。
項２において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる。
これにより、エラー処理などの優先度の高い割り込み要求に対してはタイムトリガ通信用のタイマ割り込み要求よりも先に処理されるから、システム異常などに対するリカバリ処理などの円滑な実行が疎外されず、システムの安全性を保証することができる。
〔４〕＜多重割り込み禁止＞
項３において、前記割り込み制御回路は、割り込み要求に応答する前記中央処理装置による割り込み処理の途中で、別の割り込み要求に応答する割り込み処理を前記中央処理装置に開始させる、多重割り込みを禁止する動作モードを有する。例えば、半導体データ処理装置の電源投入に応じての初期設定状態として多重割り込み禁止の動作モードを設定し、または前記所定の予約時間に先行する一定時間について多重割り込みを禁止するようにしても良い。
項３において、前記割り込み制御回路は、割り込み要求に応答する前記中央処理装置による割り込み処理の途中で、別の割り込み要求に応答する割り込み処理を前記中央処理装置に開始させる、多重割り込みを禁止する動作モードを有する。例えば、半導体データ処理装置の電源投入に応じての初期設定状態として多重割り込み禁止の動作モードを設定し、または前記所定の予約時間に先行する一定時間について多重割り込みを禁止するようにしても良い。
多重割り込みを禁止することにより、タイムトリガ通信による送受信処理の乱れを小さくすることができる。例えば前者の設定の場合は、前記所定の予約時間は半導体データ処理装置が処理すべき割込み処理のうち最も長時間を有する割込み処理にかかる時間とできることから、前記所定の予約時間の設定が容易である。また後者の場合は、発生しうる多重割り込み状態を検討して、最も長時間を有する割り込み状態の組合わせにかかる時間を前記所定の予約時間とするために、前記所定の予約時間の設定が多少困難となる。いずれの設定であっても前記所定の予約時間の間に割り込み処理は完了することから、タイムトリガ通信による送受信処理の乱れを小さくすることが可能である。
〔５〕＜割り込み予約時間分短い時間を規定するタイマ設定用のタイミングデータ＞
項１乃至４の何れかにおいて、タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータは割り込み要求の本来の発生タイミングに対して前記所定の予約時間分だけ早いタイミングを規定する。
項１乃至４の何れかにおいて、タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータは割り込み要求の本来の発生タイミングに対して前記所定の予約時間分だけ早いタイミングを規定する。
これにより、ローカル時刻タイマに設定する時刻は目的とする割り込み処理開始時刻よりも予約時間分だけ早い時刻とされるから、送受信処理タイミングが全体的に遅延方向にシフトすることを簡単に抑制することができる。
〔６〕＜ＣＰＵによる送受信起動タイミングテーブルの参照＞
項１乃至５の何れかにおいて、前記タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブル（５０）を格納するメモリ（１３）を有する。前記中央処理装置は、前記タイムトリガ通信用のタイマ割り込み要求に応ずる割り込み信号に応答して行う割り込み処理において、次に前記ローカル時刻タイマに設定するタイミングデータを前記メモリから読み出して前記ローカル時刻タイマに設定する処理を行う。前記通信制御回路は前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記タイマ割り込み要求を発生する。
項１乃至５の何れかにおいて、前記タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブル（５０）を格納するメモリ（１３）を有する。前記中央処理装置は、前記タイムトリガ通信用のタイマ割り込み要求に応ずる割り込み信号に応答して行う割り込み処理において、次に前記ローカル時刻タイマに設定するタイミングデータを前記メモリから読み出して前記ローカル時刻タイマに設定する処理を行う。前記通信制御回路は前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記タイマ割り込み要求を発生する。
これによれば、中央処理装置は前記タイムトリガ通信用のタイマ割り込み要求毎に割り込み処理でタイミングテーブルをアクセスしてローカル時刻タイマに次のタイミングデータを設定しなければならないが、その処理内容は割り込み処理プログラムで柔軟に規定することができる。
〔７〕＜通信制御回路による送受信起動タイミングテーブルの参照＞
項１乃至５の何れかにおいて、タイムトリガ通信のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブル（５０）を格納するメモリ（６０）を有する。前記通信制御回路は、ローカル時刻タイマによる計数値の更新毎に、前記タイミングテーブルのタイミングデータを参照し、参照したタイミングデータが示す時間が更新された計数値に一致するとき前記タイマ割り込み要求を発生する。
項１乃至５の何れかにおいて、タイムトリガ通信のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブル（５０）を格納するメモリ（６０）を有する。前記通信制御回路は、ローカル時刻タイマによる計数値の更新毎に、前記タイミングテーブルのタイミングデータを参照し、参照したタイミングデータが示す時間が更新された計数値に一致するとき前記タイマ割り込み要求を発生する。
これによれば、中央処理装置は前記タイムトリガ通信用のタイマ割り込み要求毎に割り込み処理でタイミングテーブルをアクセスしてローカル時刻タイマに次のタイミングデータを設定することを要しない。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
〔８〕＜タイマ割り込み要因毎のローカル時刻タイマチャネルを備える＞
項１乃至５の何れかにおいて、前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有する。
項１乃至５の何れかにおいて、前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有する。
これによれば、中央処理装置は前記タイムトリガ通信用のタイマ割り込み要求毎に割り込み処理でタイミングテーブルをアクセスしてローカル時刻タイマに次のタイミングデータを設定することを要しない。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
〔９〕＜割り込み要因を割り込み信号と共に中央処理装置にプッシュ＞
項１乃至５の何れかにおいて、前記通信制御回路は、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力する。前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える。
項１乃至５の何れかにおいて、前記通信制御回路は、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力する。前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える。
これによれば、中央処理装置は前記タイムトリガ通信用のタイマ割り込み要求に応ずる割り込みが通知されたとき、その割り込み要因を取得するために通信制御装置又は割り込み制御回路の要因レジスタをアクセスすることを要しない。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
〔１０〕＜ＤＭＡＣが送信データをＲＡＭから通信制御回路に転送＞
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭ（１４）と、前記ＲＡＭから前記通信制御回路へのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラ（１８）とを有する。前記中央処理装置は、送信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して送信データをＲＡＭから通信制御回路に転送させる。
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭ（１４）と、前記ＲＡＭから前記通信制御回路へのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラ（１８）とを有する。前記中央処理装置は、送信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して送信データをＲＡＭから通信制御回路に転送させる。
これによれば、中央処理装置はタイマ割り込み要求に応ずる割り込みによって送信処理を行うとき、送信データをＲＡＭから通信制御回路に転送するためのデータアクセス動作を行うことを要しない。ダイレクトメモリアクセスコントローラによって必要なデータ転送が効率的に行われる。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による送信処理の効率化に資することができる。
〔１１〕＜通信制御回路が送信データをＲＡＭからリードするバスアクセス機能＞
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。このとき、前記予約時間は前記バスアクセス動作時間も考慮して規定すればよい。
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。このとき、前記予約時間は前記バスアクセス動作時間も考慮して規定すればよい。
これによれば、通信制御回路はローカル時刻タイマがタイムアウトしたとき、タイマ割り込みを要求する前に、自らのバスアクセス機能によってＲＡＭをアクセスして送信データを取得するので、この後に発生するタイマ割り込み要求に応ずる割り込みによって中央処理装置が送信処理を行うとき、送信データをＲＡＭから通信制御回路に転送するためのデータアクセス動作を行うことを要しない。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による送信処理の効率化に資することができる。
〔１２〕＜ＤＭＡＣが受信データを通信制御回路からＲＡＭに転送＞
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭ（１４）と、前記通信制御回路から前記ＲＡＭへのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラ（１８）とを有する。前記中央処理装置は、受信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して受信データを通信制御回路からＲＡＭに転送させる。
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭ（１４）と、前記通信制御回路から前記ＲＡＭへのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラ（１８）とを有する。前記中央処理装置は、受信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して受信データを通信制御回路からＲＡＭに転送させる。
これによれば、中央処理装置はタイマ割り込み要求に応ずる割り込みによって受信処理を行うとき、受信データを通信制御回路からＲＡＭに転送するためのデータアクセス動作を行うことを要しない。ダイレクトメモリアクセスコントローラによって必要なデータ転送が効率的に行われる。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による受信処理の効率化に資することができる。
〔１３〕＜通信制御回路が受信データをＲＡＭに書き込むバスアクセス機能＞
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
項１乃至５の何れかにおいて、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
これによれば、通信制御回路は、ローカル時刻タイマがタイムアウトしたとき、タイマ割り込みを要求する前に、自らのバスアクセス機能によって受信バッファの受信データをＲＡＭに転送するので、この後に発生するタイマ割り込み要求に応ずる割り込みによって中央処理装置が受信処理を行うとき、受信データをＲＡＭに転送するためのデータアクセス動作を行うことを要しない。したがって、割り込み処理による中央処理装置の負担を軽減することができ、中央処理装置による割り込み処理期間の短縮、タイムトリガ通信による送信処理の効率化に資することができる。
〔１４〕＜割り込み処理の開始遅延、割り込み要因毎のローカル時刻タイマチャネル、割り込み信号とその要因をＣＰＵにプッシュ＞
本発明の別の実施の形態に係る半導体データ処理装置は、命令を実行する中央処理装置と、タイムトリガ通信のための通信制御を行う通信制御回路と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する。前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマを有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有し、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力する。前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える。
本発明の別の実施の形態に係る半導体データ処理装置は、命令を実行する中央処理装置と、タイムトリガ通信のための通信制御を行う通信制御回路と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する。前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマを有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有し、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力する。前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える。
これによれば、項１、項８、及び項９の作用効果を奏する。
〔１５〕＜通信制御回路が送信データをＲＡＭからリードするバスアクセス機能＞
項１４において、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
項１４において、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
これによれば、項１１と同様の作用効果を得る。
〔１６〕＜通信制御回路が受信データをＲＡＭに書き込むバスアクセス機能＞
項１４において、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
項１４において、前記中央処理装置によってアクセスされるＲＡＭを有する。前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する。
これによれば、項１３と同様の作用効果を得る。
〔１７〕＜割り込み処理時間の最大時間よりも長い時間に設定される予約時間＞
項１４において、前記予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間である。
項１４において、前記予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間である。
これによれば項２と同様の作用効果を奏する。
〔１８〕＜所定期間における高優先レベルの割り込み要求＞
項１７において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる。
項１７において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる。
これによれば項３と同様の作用効果を奏する。
〔１９〕＜タイムトリガ通信システム＞
本発明の更に別の実施の形態に係るタイムトリガ通信システムは、複数個の電子制御装置がバスに接続されてネットワークを構成し、当該ネットワークで利用される共通時刻に電子制御装置が時間同期して送受信動作を行う。前記夫々の電子制御装置は、フレームの送信を行う送信部と、フレームの受信を行う受信部と、電子制御装置固有のローカル時刻にしたがってタイマ動作を行うローカル時刻タイマと、前記フレームの受信予測時刻と前記フレームの受信時刻との相違に基づいて前記ローカル時刻タイマの調整を行う時間同期制御部とを備える。更に電子制御装置は、一定周期の通信サイクル内におけるフレームの送受信手順を規定した通信スケジュールと通信スケジュールに関する設定情報とを記憶する記憶部と、前記通信スケジュールと前記設定情報に基づいて前記ローカル時刻タイマと時間同期制御部を動作させて前記送信部及び受信部による電子制御装置の通信動作を制御する制御部と、を備える。前記制御部は、命令を実行して通信動作を制御する中央処理装置と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する。前記ローカル時刻タイマは前記通信スケジュールに関する設定情報に基づく計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。
本発明の更に別の実施の形態に係るタイムトリガ通信システムは、複数個の電子制御装置がバスに接続されてネットワークを構成し、当該ネットワークで利用される共通時刻に電子制御装置が時間同期して送受信動作を行う。前記夫々の電子制御装置は、フレームの送信を行う送信部と、フレームの受信を行う受信部と、電子制御装置固有のローカル時刻にしたがってタイマ動作を行うローカル時刻タイマと、前記フレームの受信予測時刻と前記フレームの受信時刻との相違に基づいて前記ローカル時刻タイマの調整を行う時間同期制御部とを備える。更に電子制御装置は、一定周期の通信サイクル内におけるフレームの送受信手順を規定した通信スケジュールと通信スケジュールに関する設定情報とを記憶する記憶部と、前記通信スケジュールと前記設定情報に基づいて前記ローカル時刻タイマと時間同期制御部を動作させて前記送信部及び受信部による電子制御装置の通信動作を制御する制御部と、を備える。前記制御部は、命令を実行して通信動作を制御する中央処理装置と、割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する。前記ローカル時刻タイマは前記通信スケジュールに関する設定情報に基づく計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生する。前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う。
これによれば項１と同様の作用効果を奏し、ネットワークで利用される共通時刻に端末が時間同期して送受信動作するタイムトリガ通信をタイムスケジュールから大きく逸脱させないように制御することが可能になる。
〔２０〕本発明の更に別の実施の形態に係る通信システムは、複数個の電子制御装置がネットワークに接続され、夫々の電子制御装置が所定の時間に前記ネットワークを介して通信を行うシステムであって、前記複数個の電子制御装置の少なくとも１は、中央処理装置と、割り込み制御回路と、通信制御回路と、タイマ回路とを有する半導体装置を有する。前記タイマ回路は前記通信を行う前記所定の時間を計測して前記割り込み制御回路に通知を行う。前記割り込み制御回路は前記タイマ回路からの通知に応じて前記中央処理装置に割込み通知を行う。前記所定の時間において前記通信制御回路が前記ネットワークを介して通信を行う。前記中央処理装置は前記タイマ回路からの通知の後、前記所定の時間までの間において、前記タイマ回路からの通知の後に前記割り込み制御回路が通知を受けたことによる異なる割り込み通知に応じての処理を行わないようにされる。
これによれば、ネットワーク上で端末が時間同期で行う通信をタイムスケジュールから大きく逸脱させないように制御することが可能になる。
〔２１〕項２０において、前記割り込み制御回路は、前記タイマ回路からの通知を受信した後、前記所定の時間までの間において、前記異なる割り込み通知を他の回路から受信した場合、前記中央処理装置への前記異なる割込み通知を抑止する。
これによれば、割込み通知の抑止によって、前記異なる割り込み通知に応じての処理を行わないようにすることが容易に達成される。
〔２２〕項２０において、前記割り込み制御回路は計時回路を有し、前記タイマ回路からの通知を受信した後、前記計時回路で前記所定の時間となったことを計時することに応じて前記中央処理装置に割り込み通知を行う。
これによれば、前記中央処理装置への割り込みの通知をタイマ回路を用いて容易に制御することが可能になる。
〔２３〕項２２において、前記割り込み制御回路はレジスタを有し、前記タイマ回路からの通知の後、前記所定の時間となるまでの計時量を前記レジスタに設定可能とする。
これによれば、異なる割り込み通知に応じての処理を行わないようにするための時間をレジスタ設定値に応じて可変制御可能になる。
〔２４〕項２３において、前記タイマ回路からの通知のタイミングは、前記通信制御回路により設定される。
これによれば、通信制御に応じて前記通知タイミングを決定することが可能になる。
〔２５〕項２１において、前記通信システムは自動車に搭載された通信システムであって、前記複数個の電子制御装置は、自動車に搭載される電子制御装置である。
これによれば、車載ネットワークを用いた電子制御の信頼性向上に寄与する。
２．実施の形態の詳細
実施の形態について更に詳述する。
実施の形態について更に詳述する。
≪タイムトリガ通信システム≫
図１には本発明の一実施の形態に係るタイムトリガ通信システムが例示される。同図に示されるタイムトリガ通信システムは、例えばフレックスレイに準拠され、車載機器などの制御機器である複数の電子制御装置がネットワークバスに接続されて構成され、当該ネットワークで利用されるグローバル時刻に電子制御装置が時間同期されて送受信動作を行うようにされる。図１では代表的に示された電子制御装置ＥＣＵｇ〜ＥＣＵｋがネットワークバスＮＢＵＳに接続されてネットワークを構成する。
図１には本発明の一実施の形態に係るタイムトリガ通信システムが例示される。同図に示されるタイムトリガ通信システムは、例えばフレックスレイに準拠され、車載機器などの制御機器である複数の電子制御装置がネットワークバスに接続されて構成され、当該ネットワークで利用されるグローバル時刻に電子制御装置が時間同期されて送受信動作を行うようにされる。図１では代表的に示された電子制御装置ＥＣＵｇ〜ＥＣＵｋがネットワークバスＮＢＵＳに接続されてネットワークを構成する。
図１のタイムトリガ通信システムではフレーム（パケット又はメッセージ）の送受信は一定長の通信サイクルを分割した時間スロットに基づいて行われ、各時間スロットにおける送信権は通信スケジュールにより規定される。通信スケジュールはシステム設計時に決められる。
図２には通信スケジュール、通信サイクル及び時間スロットを用いたタイムトリガ通信システムによる通信動作形態が例示される。同図にはサイクルＣＹＣＬ１０〜ＣＹＣＬ１３が例示され、各サイクルＣＹＣＬ１０〜ＣＹＣＬ１３では通信スケジュールにしたがって所定のスロットで所定の電子制御装置ＥＣＵ１〜ＥＣＵ５が送信動作を行うようにされる。図２に例示されたフレックスレイの通信パターンの１サイクルは静的区間（スタティックセグメントＳＳＥＧ）、動的区間（ダイナミックセグメントＤＳＥＧ）、及びネットワークアイドル区間（ＮＩＴ）から成る。
図３にはタイムトリガ通信における電子制御装置間の同期合わせの手法が原理的に示される。タイムトリガ通信ではネットワークバスＮＢＵＳに接続された端末として代表的に示された電子制御装置ＥＣＵｉ，ＥＣＵｊ，ＥＣＵｋは、互いのローカル時刻をグローバル時刻と同期合わせを行いながら通信を行う必要があるため、各電子制御装置ＥＣＵｉ，ＥＣＵｊ，ＥＣＵｋは自身のローカル時刻に従って動作するローカル時刻タイマＬＴＭＲｉ，ＬＴＭＲｊ，ＬＴＭＲｋを持つ。フレックスレイの場合、夫々のローカル時刻タイマＬＴＭＲｉ，ＬＴＭＲｊ，ＬＴＭＲｋはマクロティックカウンタとサイクルカウンタという２つの単位で構成される。図４に例示されるように、マクロティックカウンタは１サイクルの時間を例えば２０４８カウントによって規定し、サイクルカウンタはサイクル番号を６４カウントの繰り返しによって規定する。サイクルカウンタはマクロティックカウンタの２０４８カウント毎に＋１のカウントを行う。
前述のように、通信サイクルや時間スロットに基づくフレームの送受信を行うときフレーム衝突を回避するために、電子制御装置固有のローカル時刻をネットワークで利用される共通のグローバル時刻に合わせる、同期合わせ（時間同期とも称する）が行われる。同期合わせは、所定の電子制御装置から送信される同期フレームの到達予定時刻と実際の到達時刻との相対的な誤差を、ローカル時刻タイマを構成するマクロティックカウンタのカウント値でサンプリングし、その差にしたがって、マクロティックカウンタのカウント値に対するオフセット値の付与（オフセット補正とも称する）と、マクロティックカウンタのカウント周波数に対する周波数補正（レート補正とも称する）とを行うことによって実現される。
このように、電子制御装置間でのタイムトリガ通信プロトコルによるフレームの送受信タイミングは、電子制御装置の通信スケジュールにしたがってローカル時刻タイマに時刻データが設定されることによって決定され、その設定に対して適宜オフセット補正及びレート補正が行われて、時間同期が図られる。ローカル時刻タイマに時刻データが設定されることによって発生されるタイマ割り込みの発生タイミングに同期してタイムスケジュールに従った送受信処理が行われることになる。
図５には電子制御装置ＥＣＵｉに適用されるマイクロコンピュータ（ＭＣＵ）１が例示される。マイクロコンピュータ１は、特に制限されないが、ＣＭＯＳ集積回路製造技術によって単結晶シリコンのような１個の半導体基板に形成される。マイクロコンピュータ１は、命令を実行する中央処理装置（ＣＰＵ）１０、ＣＰＵ１０が実行するプログラムや制御データなどが格納されるＲＯＭ１３、ＣＰＵ１０のワーク領域などに用いられるＲＡＭ１４、及び割り込み制御回路（ＩＮＴＣ）１１を有し、それらは高速バスＨＢＵＳに接続されてインタフェースされる。高速バスＨＢＵＳはバスブリッジ回路（ＢＲＤＧ）１５を介して低速バスＬＢＵＳにインタフェースされ、低速バスＬＢＵＳには代表的に示された通信制御回路（ＣＯＭＣＮＴ）１２と入出力ポート（ＩＯＰ）１６が接続される。通信制御回路１２には前記ネットワークバスＮＢＵＳが接続され、入出力ポート１６には電子制御装置による制御対象であるアクチェータ（ＡＣＴＴ）２及びセンサ（ＳＮＳＲ）３が接続される。
前記通信制御回路１２は上記タイムトリガ通信プロトコルにしたがって前記ネットワークバスＮＢＵＳに接続される他の電子制御装置との間の送受信を制御する。この通信制御回路１２は、タイムトリガ通信に用いる前記ローカル時刻タイマＬＴＭＲｉを有し、このローカル時刻タイマＬＴＭＲｉによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求２０を発生する。
割り込み制御回路１１はマイクロコンピュータ１の内外からの割り込み要求に応答する処理（割り込み処理）を前記中央処理装置１０に実行させるための割り込み制御を行う。図ではタイマ割り込み要求２０以外の割り込み要求は図示を省略している。特に、割り込み制御回路１１はタイムトリガ通信用のタイマ割り込み要求２０があったとき、その割り込み要求２０に応答する中央処理装置１０の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行うという特徴を備える。２１は割り込み要求に応答して割り込み制御回路１１が中央処理装置１０に与える割り込み指示を表す。以下、その特徴点を中心に、タイムトリガ通信用のタイマ割り込み制御に関する構成について詳述する。
≪タイムトリガ通信用のタイマ割り込み制御≫
図６には通信制御回路１２の詳細な構成が例示される。通信制御回路１２はタイムトリガ通信に用いるローカル時刻タイマ（ＬＴＭＲ）３５を有し、このローカル時刻タイマ３５による計時動作に基づいて割り込み発生回路（ＩＲＱＧＥＮ）３４がタイムトリガ通信用のタイマ割り込み要求２０を発生する。通信制御回路１２はネットワークバスＮＢＵＳから受信したデータ（パケットやメッセージ）を受信バッファ（ＲＣＢＵＦ）３３に蓄積し、受信完了によって受信完了フラグ（ＲＣＦＬＧ）３１がセットされる。受信データがＲＡＭ１４に転送されることにより受信完了フラグ３１がリセットされる。ネットワークバスＮＢＵＳに向けて送信すべきデータはＲＡＭ１４から送信バッファ３２に転送され、転送完了によって送信要求フラグ３０がセットされる。送信データが送信バッファ３２からネットワークバスＮＢＵＳに向けて送信されることによって送信要求フラグ３０がリセットされる。上記バッファ３２，３３の制御、ローカル時刻タイマ３５に対するローカル時刻のセット、ローカル時刻タイマに対する前記オフセット制御及びレート制御などの処理手順はプロトコルコントローラ（ＰＲＴＣＬ）３６によって制御される。その制御方式はプログラム制御であってもハードワイヤードロジック制御であってもよい。特に制限されないが、前記マクロティックカウンタのカウントクロック信号を発生するクロック発生回路はローカル時刻タイマ３５に設けられている。
図６には通信制御回路１２の詳細な構成が例示される。通信制御回路１２はタイムトリガ通信に用いるローカル時刻タイマ（ＬＴＭＲ）３５を有し、このローカル時刻タイマ３５による計時動作に基づいて割り込み発生回路（ＩＲＱＧＥＮ）３４がタイムトリガ通信用のタイマ割り込み要求２０を発生する。通信制御回路１２はネットワークバスＮＢＵＳから受信したデータ（パケットやメッセージ）を受信バッファ（ＲＣＢＵＦ）３３に蓄積し、受信完了によって受信完了フラグ（ＲＣＦＬＧ）３１がセットされる。受信データがＲＡＭ１４に転送されることにより受信完了フラグ３１がリセットされる。ネットワークバスＮＢＵＳに向けて送信すべきデータはＲＡＭ１４から送信バッファ３２に転送され、転送完了によって送信要求フラグ３０がセットされる。送信データが送信バッファ３２からネットワークバスＮＢＵＳに向けて送信されることによって送信要求フラグ３０がリセットされる。上記バッファ３２，３３の制御、ローカル時刻タイマ３５に対するローカル時刻のセット、ローカル時刻タイマに対する前記オフセット制御及びレート制御などの処理手順はプロトコルコントローラ（ＰＲＴＣＬ）３６によって制御される。その制御方式はプログラム制御であってもハードワイヤードロジック制御であってもよい。特に制限されないが、前記マクロティックカウンタのカウントクロック信号を発生するクロック発生回路はローカル時刻タイマ３５に設けられている。
図７にはＡＵＴＯＳＡＲ規格におけるソフトウェアモジュールの階層構造が例示される。車載用ソフトウェアプラットフォーム規格であるＡＵＴＯＳＡＲ規格ではフレックスレイを扱うソフトウェアは２層のソフトウェアモジュール、すなわちフレックスレイインタフェース（FlexRay Interface）４０とフレックスレイドライバ（FlexRay Driver）４１に階層化され、以下のように機能分担される。
フレックスレイインタフェース４０は、通信スケジュールが記述された送受信起動タイミング時刻テーブル５０、およびそれぞれのタイミングでの処理内容が記述された処理内容テーブル５１を持つ。フレックスレイインタフェース４０は、ローカル時刻タイマ３５を用いたタイマ割り込み（ローカル時刻タイマ割り込み）による送受信起動タイミングと処理内容の制御を行うと共に、フレックスレイドライバと上位層ソフトウェアモジュールとのメッセージ受け渡しを行う。
フレックスレイドライバ４１は、フレックスレイコントローラとしての通信制御回路１２へのアクセス、フレックスレイインタフェース４０から渡された送信メッセージを送信バッファ３２へ格納する処理、及び受信メッセージを受信バッファ３３から取り出してフレックスレイインタフェースへ渡す処理などを行う。特に制限されないが、ここでは、フレックスレイインタフェース４０の送受信起動タイミングテーブル５０から起動時刻のデータがフレックスドライバ４１を介してローカル時刻タイマ３５に設定されることにより送受信起動タイミングの制御が行われ、そのタイミング制御に基づいて制御されるローカル時刻タイマの経時動作によって割り込み発生回路３４から出力されるローカル時刻タイマ割り込み要求に応答して、フレックスレイインタフェース４０が処理内容テーブルで規定される処理を、上位層ソフトウェアモジュールを用いて実現する。これにより、夫々の電子制御装置は送受信起動タイミングテーブルを用いてローカル時刻タイマに設定されたローカル時刻の経過に同期するタイミングに基づいてフレーム又はメッセージの送受信処理を行うことになる。
≪割り込み予約時間による割り込み指示の遅延制御≫
ここで、タイムトリガ通信用のタイマ割り込み要求２０に対する割り込み制御回路１１による制御内容を説明する。図８にはタイムトリガ通信用のタイマ割り込み要求２０に対する割り込み指示の代表的な制御形態が示される。同図において処理Ａ、処理Ｂ，処理Ｃ，処理Ｄはタイムトリガ通信用のタイマ割り込み要求（単に特定割り込み要求とも称する）２０に応答して中央処理装置１０が実行する割り込み処理（単に特定割り込み処理とも称する）を表し、処理Ａは送受信起動タイミングテーブルにしたがってローカル時刻タイマに次のローカル時刻を設定する処理、処理Ｂは処理内容テーブルにしたがった処理内容の引き当て、処理Ｃは昇進処理、処理Ｄは受信処理である。
ここで、タイムトリガ通信用のタイマ割り込み要求２０に対する割り込み制御回路１１による制御内容を説明する。図８にはタイムトリガ通信用のタイマ割り込み要求２０に対する割り込み指示の代表的な制御形態が示される。同図において処理Ａ、処理Ｂ，処理Ｃ，処理Ｄはタイムトリガ通信用のタイマ割り込み要求（単に特定割り込み要求とも称する）２０に応答して中央処理装置１０が実行する割り込み処理（単に特定割り込み処理とも称する）を表し、処理Ａは送受信起動タイミングテーブルにしたがってローカル時刻タイマに次のローカル時刻を設定する処理、処理Ｂは処理内容テーブルにしたがった処理内容の引き当て、処理Ｃは昇進処理、処理Ｄは受信処理である。
割り込み制御回路１１は、タイムトリガ通信用のタイマ割り込み要求（特定割り込み要求）２０があると、これに応答する中央処理装置１０の割り込み処理の開始を指示する割り込み処理の指示（単に特定割り込み指示とも称する）２１を所定の予約時間（単に割り込み予約時間とも称する）だけ遅延させて与える。割り込み予約時間の管理は、特に制限されないが、特定割り込み要求２０に応答して前記割り込み予約時間分の経時動作を行う図示を省略するタイマを用いて行う。したがって、動作形態ＴＹＰ１，ＴＹＰ２，ＴＹＰ３に例示されるように、特定割り込み要求２０があったとき中央処理装置１０がどのような段階で他の割り込み処理を実行していても、特定割り込み処理の指示２１が割り込み予約時間経過後に発生されるから、特定割り込み処理の開始タイミングを一定にそろえることができる。図９に例示されるように割り込み処理の指示タイミングを割り込み予約時間を用いて制御しない場合には、例えば多重割り込みが禁止差され、或いは割り込み優先度の高い割り込み要求が先に処理されているような場合を想定すると、他の割り込み処理の終了直後に特定割り込み処理がそれぞれ開始され、それぞれの開始タイミングは、時刻ｔ０，ｔ１，ｔ２のように大きなばらつきを生ずることになる。
割り込み予約時間は、他の割り込み処理の終了タイミングの時間差を吸収できる程度に長く設定されればよく、その時間差を完全に吸収するには、特定割り込み処理以外の他のすべての割り込み処理に要する処理時間の最大時間よりも長い時間であればよい。
また、ローカル時刻タイマ３５に設定する時刻は目的とする割り込み処理開始時刻よりも割り込み予約時間分だけ早い時刻とすれば、送受信処理タイミングが全体的に遅延方向にシフトすることもない。要するに特定割り込み処理は目的とする本来のローカル時刻に開始される。
このように、中央処理装置１０によるデータ処理状況の如何に拘わらず、タイムトリガ通信用のタイマ割り込み要求に応ずる中央処理装置１０による割り込み処理の開始を所定のタイミングにそろえることが容易になる。したがって、ネットワークで利用されるグローバル時刻に端末としての電子制御装置が時間同期して送受信動作するタイムトリガ通信をタイムスケジュールから大きく逸脱させないように制御することが可能になる。
図１０には割り込み予約時間の期間に他の割り込み要求があった場合の制御形態が例示される。割り込み制御回路１１は、特定割り込み要求があってから前記割り込み予約時間内に当該特定割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と特定割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記割り込み予約時間経過後にＣＰＵ１０に処理させる。
図１０の動作形態ＴＹＰ１，ＴＹＰ２，ＴＹＰ３において、特定割り込み要求２０から割り込み予約時間が経過するまでに他の割り込み要求ＩＲＱ１，ＩＲＱ２が連続して発生される。ここでは割り込み要求ＩＲＱ１，ＩＲＱ２の割り込みレベルは特定割り込み要求２０に比べて低いから、割り込み予約時間が経過するのを待って、特定割り込み要求２０に応ずる割り込み処理がＣＰＵ１０によって実行される。特に図示はしないが、特定割り込み処理の実施が完了したときは、割り込み要求ＩＲＱ１，ＩＲＱ２を含めて再度割り込み優先レベル判定を行い、その判定結果に従って割り込み要求が処理される。したがって、特定割り込み処理中に更に別の特定割り込み要求２０が発生されていれば、当該特定割り込み要求が前記割り込み要求ＩＲＱ１，ＩＲＱ２よりも優先して処理されることになる。
図１０の動作形態ＴＹＰ１ｂ，ＴＹＰ２ｂ，ＴＹＰ３ｂにおいて、特定割り込み要求２０から割り込み予約時間が経過するまでに他の割り込み要求ＩＲＱ３が発生される。ここでは割り込み要求ＩＲＱ３の割り込みレベルは特定割り込み要求２０に比べて高いから、割り込み予約時間中における割り込み優先レベルの判定にしたがって、先に、優先レベルの高い割り込み要求ＩＲＱ３に応ずる高優先度割り込み処理がＣＰＵ１０によって実行される。高優先度割り込み処理が完了したときは、特定割り込み要求２０を含めて再度割り込み優先レベル判定を行い、その判定結果に従って割り込み要求が処理される。動作形態ＴＹＰ１ｂ，ＴＹＰ２ｂ，ＴＹＰ３ｂでは、高優先度割り込み処理中に更に別の高優先度割り込み要求が発生していないので、高優先度割り込み処理が完了した直後に、前記特定割り込み要求２０に応ずる特定割り込み処理（処理Ａ，処理Ｂ，処理Ｃ）が実行される。ここでは、割り込み要求に応答するＣＰＵ１１０による割り込み処理の途中で、別の割り込み要求に応答する割り込み処理をＣＰＵ１０に開始させる、多重割り込みを禁止する動作モードを採用しているから、動作形態ＴＹＰ３ｂのように高優先度の割り込み要求信号ＩＲＱ３が発生された場合にも、そのとき処理中である他の割り込み処理が完了するまで、高優先度の割り込み処理の実行開始が待たされる。
図１０の動作形態ＴＹＰ１ｃ，ＴＹＰ２ｃ，ＴＹＰ３ｃのように、特定割り込み要求２０が発生していないときに、特定割り込み要求とは異なるその他の割り込み要求ＩＲＱ４が発生すると、割り込み制御回路１１は割り込み優先レベルを判定し、その判定結果にしたがってその他の割り込み処理が実行される。ここでも上記同様に多重割り込み禁止モードが採用されるので、動作形態ＴＹＰ３ｃのように新たな割り込み要求ＩＲＱ４が発生された場合にも、そのとき処理中である他の割り込み処理が完了するまで、当該その他の割り込み処理の実行開始が待たされる。
特定割り込み要求２０に対して高優先度の割り込み要求を優先させて処理することにより、エラー処理などの優先度の高い割り込み要求に対してはタイムトリガ通信用のタイマ割り込み要求よりも先に処理されるから、システム異常などに対するリカバリ処理などの円滑な実行が疎外されず、システムの安全性を保証することができる。また、多重割り込みを禁止することにより、タイムトリガ通信による送受信処理の乱れを小さくすることができる。
《ＣＰＵによる低速バスアクセスを伴う特定割り込み処理》
図１１には図５のマイクロコンピュータ１を用いたＣＰＵ主体の特定割り込み処理の流れを模式的に示し、図１２には特定割り込み処理による通信処理の動作タイミングが例示され、図１３には特定割り込み処理による受信処理の動作タイミングが例示される。
図１１には図５のマイクロコンピュータ１を用いたＣＰＵ主体の特定割り込み処理の流れを模式的に示し、図１２には特定割り込み処理による通信処理の動作タイミングが例示され、図１３には特定割り込み処理による受信処理の動作タイミングが例示される。
ここでは、図１１に概略が示されるように、特定割り込み要求２０があると（Ｓ１）、これに応答する特定割り込み処理では、ＣＰＵ１０が割り込み制御回路１１２をアクセスして割り込み要因を判定し（Ｓ６）、次に特定割る込み要求の発生タイミングを設定するためにＣＰＵ１０が送受信起動タイミング時刻テーブルから選択したローカル時刻データをローカル時刻タイマ３５にセットし（Ｓ２）、処理内容テーブルの内容を判別し（Ｓ３）、判別結果が送信処理の場合にはＲＡＭ１４の送信メッセージを送信バッファ３２に転送して送信フラグ３０をセットする（Ｓ４）。処理内容テーブルの判別結果が受信処理の場合には受信バッファ３３が保持する受信メッセージをＲＡＭ１４に転送して受信フラグ３０をリセットする（Ｓ５）。上記Ｓ２，Ｓ４，Ｓ５の処理はＣＰＵ１０による低速バスＬＢＵＳのアクセスを伴うからＣＰＵの負担は大きい。
送信処理の場合には、図１２に例示されるように、次のローカル時刻の設定が処理Ｓ２に対応され、送信メッセージの読み出し及び書き込みが転送処理Ｓ４に対応される。送信処理では、上位ソフトウェアモジュール４２で生成されてＲＡＭ１４に書き込まれている送信メッセージをＣＰＵ１０がＲＡＭ１４から読み出酢処理と、読み出した送信メッセージを通信制御回路１２の送信バッファ３２に書き込む処理とが、判定された処理内容にしたがって所定回数繰り返される（Ｓ４）。
受信処理の場合には、図１３に例示されるように、次のローカル時刻の設定が処理Ｓ２に対応され、受信メッセージの読み出し及び書込み処理が転送処理Ｓ５に対応される。受信処理では、受信バッファ３３に受信された受信メッセージをＣＰＵ１０が読みだす処理と、読み出した受信メッセージをＲＡＭ１４に書き込む処理とが、判定された処理内容にしたがって所定回数繰り返される（Ｓ５）。ＲＡＭ１４に書き込まれた受信メッセージはＣＰＵ１０が上位ソフトウェアモジュール４２を実行して処理される。
図１１乃至図１３に例示されるように、ＣＰＵ１０が送受信起動タイミング時刻テーブルから選択したローカル時刻データをローカル時刻タイマ３５にセットする処理（Ｓ２）、送信処理の場合にＲＡＭ１４の送信メッセージを送信バッファ３２に転送する処理（Ｓ４）、及び受信処理の場合に受信バッファ３３が保持する受信メッセージをＲＡＭ１４に転送する処理（Ｓ５）を、ＣＰＵによる低速バスＬＢＵＳのアクセスに依存する場合にはＣＰＵの負担が大きくなる。しかしながら、その処理内容は割り込み処理プログラムで柔軟に規定することができ、処理の変更にも柔軟に対応することができる。
《割り込み要因を割り込み信号と共に中央処理装置にプッシュ》
図１４には割り込み制御回路１１が割り込み要因を割り込み信号と共に中央処理装置にプッシュする構成が例示される。図１４では前記通信制御回路１２は、前記タイマ割り込み要求２０としてタイマ割り込み要求信号２０ｒｅｑ及びその割り込み要因を示す要因信号２０ｆａｃｔを出力する前記割り込み制御回路１１は、前記タイマ割り込み要求信号２０ｒｅｑ及び要因信号２０ｆｃｔに応答して、割り込み信号２１ｉｎｔと割り込み処理への分岐に必要な割り込み要因データ２１ｔｇｔとを前記中央処理装置１０に与える。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図１４には割り込み制御回路１１が割り込み要因を割り込み信号と共に中央処理装置にプッシュする構成が例示される。図１４では前記通信制御回路１２は、前記タイマ割り込み要求２０としてタイマ割り込み要求信号２０ｒｅｑ及びその割り込み要因を示す要因信号２０ｆａｃｔを出力する前記割り込み制御回路１１は、前記タイマ割り込み要求信号２０ｒｅｑ及び要因信号２０ｆｃｔに応答して、割り込み信号２１ｉｎｔと割り込み処理への分岐に必要な割り込み要因データ２１ｔｇｔとを前記中央処理装置１０に与える。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図１４の構成において、送信処理の動作タイミングを示す図１５及び受信処理の動作タイミングを示す図１６に示されるように、処理Ｓ１ではローカル時刻タイマ３５のタイムアウトに応答して通信制御回路１２がタイマ割り込み要求信号２０ｒｅｑ及びその割り込み要因を示す要因信号２０ｆａｃｔを割り込み制御回路１１に出力する。そして、割り込み制御回路１１は、前記割り込み予約時間の経過を待って、中央処理装置１０に、その割り込み要求に応答するための割り込み信号２１ｉｎｔと割り込み処理への分岐に必要な割り込み要因データ２１ｔｇｔとを出力する。したがって、図１１乃至図１３で説明したようにＣＰＵ１０が割り込み制御回路１２の要因レジスタなどをアクセスして割り込み要因を判定する処理Ｓ６を行うことを要しない。受信処理においては図１６に例示されるように、受信処理に用いる受信メッセージが格納されている受信バッファの番号（受信バッファ番号を通信制御回路１２から取得する処理も不要にすることができる。
したがって、割り込み処理による中央処理装置１０の負担を軽減することができ、中央処理装置１０による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
《ＤＭＡＣによる送受信データの転送制御》
図１７にはＲＡＭと通信制御回路との間で送受信データを転送する処理をＤＭＡ転送制御機能で行うようにしたマイクロコンピュータが例示される。ここでは、低速バスＬＢＵＳにデータ転送制御装置としてダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１８が設けられ、中央処理装置１０によって転送制御条件が予め設定される。ＤＭＡＣ１８は転送開要求に応答して前記設定条件にしたがった転送動作を開始する。この例では、前記ＲＡＭ１４から送信バッファ３２に送信メッセージを転送制御のための送信用転送制御情報が前記中央処理装置によって送信用転送チャネルに設定され、また、受信バッファ３３からＲＡＭ１４に受信メッセージを転送制御のための受信用転送制御情報が前記中央処理装置によって受信用転送チャネルに設定される。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図１７にはＲＡＭと通信制御回路との間で送受信データを転送する処理をＤＭＡ転送制御機能で行うようにしたマイクロコンピュータが例示される。ここでは、低速バスＬＢＵＳにデータ転送制御装置としてダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１８が設けられ、中央処理装置１０によって転送制御条件が予め設定される。ＤＭＡＣ１８は転送開要求に応答して前記設定条件にしたがった転送動作を開始する。この例では、前記ＲＡＭ１４から送信バッファ３２に送信メッセージを転送制御のための送信用転送制御情報が前記中央処理装置によって送信用転送チャネルに設定され、また、受信バッファ３３からＲＡＭ１４に受信メッセージを転送制御のための受信用転送制御情報が前記中央処理装置によって受信用転送チャネルに設定される。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
中央処理装置１０は、図１８に例示されるように、タイムトリガ通信用のタイマ割り込み要求２０に応ずる割り込み信号２１ｉｎｔ及び要因データ２１ｔｇｔを受け取ったとき、割り込み要因に応ずる処理が送信処理の場合には送信用転送チャネルに対するＤＭＡ転送起動信号ＤＲＥＱｔｒを活性化して、ＤＭＡＣ１８にＲＡＭ１４上の送信メッセージを通信制御回路１２の送信バッファ３２に転送させる。
また、中央処理装置１０は、図１９に例示されるように、タイムトリガ通信用のタイマ割り込み要求２０に応ずる割り込み信号２１ｉｎｔ及び要因データ２１ｔｇｔを受け取ったとき、割り込み要因に応ずる処理が受信処理の場合には受信用転送チャネルに対するＤＭＡ転送起動信号ＤＲＥＱｒｃを活性化して、ＤＭＡＣ１８に通信制御回路１２の受信バッファ３３の受信メッセージをＲＡＭ１４に転送させる。
これによれば、中央処理装置１０はタイマ割り込み要求に応ずる割り込みによって送信処理を行うとき、送信メッセージをＲＡＭ１４から通信制御回路１２の送信バッファ３２に転送するためのデータアクセス動作を行うことを要しない。同様に、中央処理装置１０はタイマ割り込み要求に応ずる割り込みによって受信処理を行うとき、受信メッセージを通信制御回路１２の受信バッファ３３からＲＡＭ１４に転送するためのデータアクセス動作を行うことを要しない。ＤＭＡＣ１８によって必要なデータ転送が効率的に行われる。したがって、割り込み処理１０による中央処理装置の負担を軽減することができ、中央処理装置１０による割り込み処理期間の短縮、タイムトリガ通信による送信処理の効率化に資することができる。
《通信制御回路１２のバスアクセス機能による送受信データの転送制御》
図２０にはＲＡＭと通信制御回路との間で送受信データを転送する機能を通信制御回路のバスアクセス機能で行うようにしたマイクロコンピュータが例示される。ここでは、通信制御回路１２にはバスＬＢＵＳ，ＨＢＵＳを経由してＲＡＭ１４をアクセスするためのバスアクセス回路（ＢＡＣＣ）３８を有する。バスアクセス回路３８のバスアクセス動作は、特に制限されないが、ローカル時刻タイマ３５のタイムアウトに応答して開始され、そのアクセス動作内容は、そのタイムアウトの属性、即ち、そのタイムアウトがタイムトリガ通信の送信処理又は受信処理の何れのタイムアウト割り込みの何の割り込み要因であるかによって決定され、その動作は、特に制限されないが、プロトコルコントローラ３６によるプログラム制御で行われる。通信制御回路１２は、ローカル時刻タイマ３５のタイムアウトに起因してバスアクセス回路３８を用いた送信メッセージ又は受信メッセージの転送制御を完了してから、割り込み制御回路１１にタイムトリガ通信用のタイマ割り込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発生する。この場合における前記割り込み予約時間は、前記バスアクセス動作時間の分だけ更に短い時間とすれば、図８で説明した場合と同じタイミングで送受信のためのＣＰＵ１０による割り込み処理を開始することができる。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２０にはＲＡＭと通信制御回路との間で送受信データを転送する機能を通信制御回路のバスアクセス機能で行うようにしたマイクロコンピュータが例示される。ここでは、通信制御回路１２にはバスＬＢＵＳ，ＨＢＵＳを経由してＲＡＭ１４をアクセスするためのバスアクセス回路（ＢＡＣＣ）３８を有する。バスアクセス回路３８のバスアクセス動作は、特に制限されないが、ローカル時刻タイマ３５のタイムアウトに応答して開始され、そのアクセス動作内容は、そのタイムアウトの属性、即ち、そのタイムアウトがタイムトリガ通信の送信処理又は受信処理の何れのタイムアウト割り込みの何の割り込み要因であるかによって決定され、その動作は、特に制限されないが、プロトコルコントローラ３６によるプログラム制御で行われる。通信制御回路１２は、ローカル時刻タイマ３５のタイムアウトに起因してバスアクセス回路３８を用いた送信メッセージ又は受信メッセージの転送制御を完了してから、割り込み制御回路１１にタイムトリガ通信用のタイマ割り込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発生する。この場合における前記割り込み予約時間は、前記バスアクセス動作時間の分だけ更に短い時間とすれば、図８で説明した場合と同じタイミングで送受信のためのＣＰＵ１０による割り込み処理を開始することができる。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２１に例示されるように、次の送信処理のためにローカル時刻が設定されたローカル時刻タイマ３５がタイムアウトすると、送信制御回路１２はそのタイムアウトの属性にしたがってバスアクセス回路３８を用いたバスアクセス動作を起動して、ＲＡＭ１４の送信メッセージを送信バッファ３２に書き込む。通信制御回路１２は送信メッセージの転送制御を完了してから、割り込み制御回路１１にタイムトリガ通信用のタイマ割り込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発生し、所定の割り込み予約時間の経過を待ってＣＰＵ１０に割り込み指示２１（２１ｉｎｔ、２１ｔｇｔ）を与え、それにしたがってＣＰＵ１０は送信メッセージの転送を省略して、必要な送信処理のための割り込み処理を行う。
また、図２２に例示されるように、次の受信処理のためにローカル時刻が設定されたローカル時刻タイマ３５がタイムアウトすると、送信制御回路１２はそのタイムアウトの属性にしたがってバスアクセス回路３８を用いたバスアクセス動作を起動して、受信バッファ３３の受信メッセージをＲＡＭ１４に書き込む。通信制御回路１２は受信メッセージの転送制御を完了してから、割り込み制御回路１１にタイムトリガ通信用のタイマ割り込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発生し、所定の割り込み予約時間の経過を待ってＣＰＵ１０に割り込み指示２１（２１ｉｎｔ、２１ｔｇｔ）を与え、それにしたがってＣＰＵ１０は既にＲＡＭ１４に転送されている受信メッセージを用いて必要な受信処理のための割り込み処理を行う。
これによれば、通信制御回路１１はローカル時刻タイマ３５がタイムアウトしたとき、タイマ割り込みを要求する前に、自らのバスアクセス機能によってＲＡＭ１４をアクセスして送信データを取得し、或いは受信データをＲＡＭ１４に転送する。よって、この後に発生するタイマ割り込み要求に応ずる割り込み処理によって送信処理又は受信処理を行うとき、中央処理装置１０は、送信データをＲＡＭ１４から通信制御回路１１に転送するためのバスアクセス動作、或いは受信データを通信制御回路１１からＲＡＭ１４に転送するためのバスアクセス動作を行うことを要しない。したがって、割り込み処理による中央処理装置１０の負担を軽減することができ、中央処理装置１０による割り込み処理期間の短縮、タイムトリガ通信による送信処理の効率化に資することができる。
《タイマ割り込み要因毎のローカル時刻タイマチャネル》
図２３にはローカル時刻タイマとして特定割り込み要因毎のローカル時刻タイマチャネルを通信制御回路に採用したマイクロコンピュータが例示される。ここでは、図１１などで説明したときＲＯＭ１３が保有する送受信起動タイミング時刻テーブル５０を廃止し、その機能をローカル時刻タイマ３５などに持たせるようにしたものである。即ち、ローカル時刻タイマ３５は送受信起動タイミング時刻テーブルで既定される時刻毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉを有する。タイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉは夫々ハードウェア的に独立した存在であることを要せず、そのようなタイマチャネルを順次形成するソフトウェア及びハードウェアを用いたシーケンサとタイマ回路によって実現してよいことは言うまでもない。その場合のシーケンサはプロトコル制御回路３６の一部の機能として実現すればよい。どのタイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉがタイムアウトしたかはマッチングインデックス（ＭＡＴＩＤＸ）３９のビット列に反映され、そのビット列が割り込み要因を示し、さらにはそれに応答する処理が受信処理の場合には受信バッファ番号を示すものとされる。タイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉがタイムアウトしたとき、割込み発生回路３４は、それによって割り込み要求信号２０ｒｅｑを活性化し、タイムアウトしたタイマチャネルを示す情報が反映されたマッチングインデックス（ＭＡＴＩＤＸ）３９の内容を割り込み要因２０ｆｃｔとして割込みコントローラ１１に出力する。図２０乃至図２２で説明した実施の形態の場合には送受メッセージに対する必要なデータ転送を完了してからそのような割込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発行する。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２３にはローカル時刻タイマとして特定割り込み要因毎のローカル時刻タイマチャネルを通信制御回路に採用したマイクロコンピュータが例示される。ここでは、図１１などで説明したときＲＯＭ１３が保有する送受信起動タイミング時刻テーブル５０を廃止し、その機能をローカル時刻タイマ３５などに持たせるようにしたものである。即ち、ローカル時刻タイマ３５は送受信起動タイミング時刻テーブルで既定される時刻毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉを有する。タイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉは夫々ハードウェア的に独立した存在であることを要せず、そのようなタイマチャネルを順次形成するソフトウェア及びハードウェアを用いたシーケンサとタイマ回路によって実現してよいことは言うまでもない。その場合のシーケンサはプロトコル制御回路３６の一部の機能として実現すればよい。どのタイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉがタイムアウトしたかはマッチングインデックス（ＭＡＴＩＤＸ）３９のビット列に反映され、そのビット列が割り込み要因を示し、さらにはそれに応答する処理が受信処理の場合には受信バッファ番号を示すものとされる。タイマチャネルＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉがタイムアウトしたとき、割込み発生回路３４は、それによって割り込み要求信号２０ｒｅｑを活性化し、タイムアウトしたタイマチャネルを示す情報が反映されたマッチングインデックス（ＭＡＴＩＤＸ）３９の内容を割り込み要因２０ｆｃｔとして割込みコントローラ１１に出力する。図２０乃至図２２で説明した実施の形態の場合には送受メッセージに対する必要なデータ転送を完了してからそのような割込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を発行する。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２４には図２０で説明した構成に図２３の構成を採用した場合における送信動作タイミングが示され、図２５には図２０で説明した構成に図２３の構成を採用した場合における送信動作タイミングが示される。夫々の図に示されるようにローカル時刻タイマ３５でタイムアウトが発生したとき、次のタイムアウトを発生させるための設定動作、例えば次に動作させるタイマチャネルの設定動作は通信制御回路１２自身で行えばよく、前述したＣＰＵ１０によるローカル時刻タイマの設定処理（Ｓ２）を行わなくてよい。ＲＡＭ１４から送信バッファ３２への送信メッセージの書込み、又は受信バッファ３３からＲＡＭ１４への受信データのリード転送を完了してから、通信制御回路１１は特定割込み要求２０（２０ｒｅｑ，２０ｆｃｔ）を割込みコントローラ１１に発行してから、マッチングインデックス（ＭＡＴＩＤＸ）３９をクリアして、そのビット列で、次のタイムアウトが発生したタイマチャネルを特定できるようにする。
これによれば、中央処理装置１０は前記タイムトリガ通信用のタイマ割り込み要求毎に割り込み処理で送受信起動タイミング時刻タイミングテーブルをアクセスしてローカル時刻タイマに次のタイミングデータを設定することを要しない。したがって、割り込み処理による中央処理装置１０の負担を軽減することができ、中央処理装置１０による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
《通信制御回路による送受信起動タイミング時刻テーブルの参照》
図２６には通信制御回路が送受信起動タイミング時刻テーブルを参照してローカル時刻タイマへの設定を行うように構成されたマイクロコンピュータが示される。ここでは、図１１などで説明した送受信起動タイミング時刻テーブル５０をＲＯＭ１３ではなく、通信制御回路１２のローカルメモリ（ＬＭＲＹ）６０に配置し、通信制御回路１２自身で、次のローカル時刻をローカル時刻タイマ３５に設定するように構成される。ローカルメモリ６０のアクセスはプロトコルコント制御回路３６を介して行われる。このとき、マッチングインデックスにはローカル時刻タイマ３５に設定されたローカル時刻に対応する割込み処理を指定するための割込み要因が設定される。この設定動作はプロトコルコント制御回路３６を介してローカル時刻タイマ３５に対するローカル時刻の設定とともに行われる。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２６には通信制御回路が送受信起動タイミング時刻テーブルを参照してローカル時刻タイマへの設定を行うように構成されたマイクロコンピュータが示される。ここでは、図１１などで説明した送受信起動タイミング時刻テーブル５０をＲＯＭ１３ではなく、通信制御回路１２のローカルメモリ（ＬＭＲＹ）６０に配置し、通信制御回路１２自身で、次のローカル時刻をローカル時刻タイマ３５に設定するように構成される。ローカルメモリ６０のアクセスはプロトコルコント制御回路３６を介して行われる。このとき、マッチングインデックスにはローカル時刻タイマ３５に設定されたローカル時刻に対応する割込み処理を指定するための割込み要因が設定される。この設定動作はプロトコルコント制御回路３６を介してローカル時刻タイマ３５に対するローカル時刻の設定とともに行われる。その他の構成は前述の構成と同様でありその詳細な説明を省略する。
図２６の構成を採用した場合にもその送受信動作におけるローカル時刻タイマ３５に対する次のローカル時刻の設定は図２４及び図２５の場合と同様に通信制御回路１２自身で行えばよい。したがって、中央処理装置１０は前記タイムトリガ通信用のタイマ割り込み要求毎に割り込み処理でタイミングテーブルをアクセスしてローカル時刻タイマ３５に次のタイミングデータを設定することを要しない。よって、割り込み処理による中央処理装置１０の負担を軽減することができ、中央処理装置１０による割り込み処理期間の短縮、タイムトリガ通信による通信処理の効率化に資することができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、上記実施の形態では各図１１、図１４、図２０、図２３、図２６などに基づいてその特徴毎に別々のマイクロコンピュータであるかの如く説明したが、夫々の特徴については、「１．実施の形態の概要」で説明したように、適宜組み合わせて実現することが可能であることは言うまでもない。タイムトリガ通信はＡＵＴＯＳＡＲやフレックスレイに限定されない。複数個の電子制御装置がネットワーク接続され当該ネットワークで利用される共通時刻に電子制御装置が時間同期して送受信動作を行うシステムに広く適用することができる。車載システムだけでなく、生産システムなどに広く適用することができる。半導体データ処理装置は１チップのマイクロコンピュータに限定されず、マイクロプロセッサとアクセラレータ、さらにはメモリチップなどによってマルチチップで構成されてもよい。送受信起動タイミングテーブルが格納されるメモリは電気的に書き換え可能なフラッシュメモリなどのＲＯＭに限定されず、ＲＡＭであってもよい。マイクロコンピュータのバス構成、内部回路モジュールは上記実施の形態に限定されず適宜変更可能である。
ＥＣＵｇ〜ＥＣＵｋ 電子制御装置、
ＮＢＵＳ ネットワークバス
ＣＹＣＬ１０〜ＣＹＣＬ１３ サイクル
ＥＣＵ１〜ＥＣＵ５ 電子制御装置
ＥＣＵｉ，ＥＣＵｊ，ＥＣＵｋ 電子制御装置
ＬＴＭＲｉ，ＬＴＭＲｊ，ＬＴＭＲｋ ローカル時刻タイマ
１ マイクロコンピュータ（ＭＣＵ）
１０ 中央処理装置（ＣＰＵ）
１３ ＲＯＭ
１４ ＲＡＭ
１１ 割り込み制御回路（ＩＮＴＣ）
１２ 通信制御回路（ＣＯＭＣＮＴ）
２０ タイムトリガ通信用のタイマ割り込み要求
２１ 割り込み指示
３５ ローカル時刻タイマ（ＬＴＭＲ）
３４ 割り込み発生回路（ＩＲＱＧＥＮ）
３３ 受信バッファ（ＲＣＢＵＦ）
３１ 受信完了フラグ（ＲＣＦＬＧ）
３２ 送信バッファ
３０ 送信要求フラグ
３６ プロトコルコントローラ（ＰＲＴＣＬ）
４０ フレックスレイインタフェース
４１ フレックスレイドライバ
５０ 送受信起動タイミング時刻テーブル
５１ 処理内容テーブル
２０ｒｅｑ タイマ割り込み要求信号
２０ｆａｃｔ 要因信号
２１ｉｎｔ 割り込み信号
２１ｔｇｔ 割り込み要因データ
１８ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
ＤＲＥＱｔｒ ＤＭＡ転送起動信号
ＤＲＥＱｒｃ ＤＭＡ転送起動信号
３８ バスアクセス回路（ＢＡＣＣ）
ＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉ タイマチャネル
３９ マッチングインデックス（ＭＡＴＩＤＸ）
６０ ローカルメモリ（ＬＭＲＹ）
ＮＢＵＳ ネットワークバス
ＣＹＣＬ１０〜ＣＹＣＬ１３ サイクル
ＥＣＵ１〜ＥＣＵ５ 電子制御装置
ＥＣＵｉ，ＥＣＵｊ，ＥＣＵｋ 電子制御装置
ＬＴＭＲｉ，ＬＴＭＲｊ，ＬＴＭＲｋ ローカル時刻タイマ
１ マイクロコンピュータ（ＭＣＵ）
１０ 中央処理装置（ＣＰＵ）
１３ ＲＯＭ
１４ ＲＡＭ
１１ 割り込み制御回路（ＩＮＴＣ）
１２ 通信制御回路（ＣＯＭＣＮＴ）
２０ タイムトリガ通信用のタイマ割り込み要求
２１ 割り込み指示
３５ ローカル時刻タイマ（ＬＴＭＲ）
３４ 割り込み発生回路（ＩＲＱＧＥＮ）
３３ 受信バッファ（ＲＣＢＵＦ）
３１ 受信完了フラグ（ＲＣＦＬＧ）
３２ 送信バッファ
３０ 送信要求フラグ
３６ プロトコルコントローラ（ＰＲＴＣＬ）
４０ フレックスレイインタフェース
４１ フレックスレイドライバ
５０ 送受信起動タイミング時刻テーブル
５１ 処理内容テーブル
２０ｒｅｑ タイマ割り込み要求信号
２０ｆａｃｔ 要因信号
２１ｉｎｔ 割り込み信号
２１ｔｇｔ 割り込み要因データ
１８ ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
ＤＲＥＱｔｒ ＤＭＡ転送起動信号
ＤＲＥＱｒｃ ＤＭＡ転送起動信号
３８ バスアクセス回路（ＢＡＣＣ）
ＬＴＭＲ＿ＣＨ０〜ＬＴＭＲ＿ＣＨｉ タイマチャネル
３９ マッチングインデックス（ＭＡＴＩＤＸ）
６０ ローカルメモリ（ＬＭＲＹ）
Claims (25)
- 命令を実行する中央処理装置と、
タイムトリガ通信のための通信制御を行う通信制御回路と、
割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する半導体データ処理装置であって、
前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマを有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生し、
前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う、半導体データ処理装置。 - 請求項１において、前記所定の予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間で設定される、半導体データ処理装置。
- 請求項２において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる、半導体データ処理装置。
- 請求項３において、前記割り込み制御回路は、割り込み要求に応答する前記中央処理装置による割り込み処理の途中で、別の割り込み要求に応答する割り込み処理を前記中央処理装置に開始させる、多重割り込みを禁止する動作モードを有する、半導体データ処理装置。
- 請求項1において、前記タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブルを有する、半導体データ処理装置。
- 請求項１において、前記タイムトリガ通信用のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブルを格納するメモリを有し、
前記中央処理装置は、前記タイムトリガ通信用のタイマ割り込み要求に応ずる割り込み信号に応答して行う割り込み処理において、次に前記ローカル時刻タイマに設定するタイミングデータを前記メモリから読み出して前記ローカル時刻タイマに設定する処理を行い、
前記通信制御回路は前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記タイマ割り込み要求を発生する、半導体データ処理装置。 - 請求項１において、タイムトリガ通信のタイマ割り込み要求の発生タイミングを規定するために前記ローカル時刻タイマに設定されるタイミングデータのタイミングテーブルを格納するメモリを有し、
前記通信制御回路は、ローカル時刻タイマによる計数値の更新毎に、前記タイミングテーブルのタイミングデータを参照し、参照したタイミングデータが示す時間が更新された計数値に一致するとき前記タイマ割り込み要求を発生する、半導体データ処理装置。 - 請求項１において、前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有する、半導体データ処理装置。
- 請求項１において、前記通信制御回路は、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力し、
前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える、半導体データ処理装置。 - 請求項１において、前記中央処理装置によってアクセスされるＲＡＭと、前記ＲＡＭから前記通信制御回路へのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラとを有し、
前記中央処理装置は、送信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して送信データをＲＡＭから通信制御回路に転送させる、半導体データ処理装置。 - 請求項１において、前記中央処理装置によってアクセスされるＲＡＭを有し、
前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する、半導体データ処理装置。 - 請求項１において、前記中央処理装置によってアクセスされるＲＡＭと、前記通信制御回路から前記ＲＡＭへのデータ転送制御のための転送制御情報が前記中央処理装置によって設定されるダイレクトメモリアクセスコントローラとを有し、
前記中央処理装置は、受信処理のための前記タイムトリガ通信用のタイマ割り込み要求に応答する割り込み処理において、前記ダイレクトメモリアクセスコントローラによるデータ転送動作を起動して受信データを通信制御回路からＲＡＭに転送させる、半導体データ処理装置。 - 請求項１において、前記中央処理装置によってアクセスされるＲＡＭを有し、
前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する、半導体データ処理装置。 - 命令を実行する中央処理装置と、
タイムトリガ通信のための通信制御を行う通信制御回路と、
割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有する半導体データ処理装置であって、
前記通信制御回路は、タイムトリガ通信に用いるローカル時刻タイマを有し、このローカル時刻タイマによる計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生し、
前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行い、
前記通信制御回路は前記ローカル時刻タイマとして、複数種類の割り込み処理毎に異なるタイマ割り込み要求の発生タイミングを規定するためのタイミングデータが別々に設定される複数のタイマチャネルを有し、前記タイマ割り込み要求としてタイマ割り込み要求信号及びその割り込み要因を示す要因信号を出力し、
前記割り込み制御回路は、前記タイマ割り込み要求信号及び要因信号に応答して、割り込み信号と割り込み処理への分岐に必要な割り込み要因データとを前記中央処理装置に与える、半導体データ処理装置。 - 請求項１４において、前記中央処理装置によってアクセスされるＲＡＭを有し、
前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って前記ＲＡＭから送信データを送信バッファに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する、半導体データ処理装置。 - 請求項１４において、前記中央処理装置によってアクセスされるＲＡＭを有し、
前記通信制御回路は、前記ローカル時刻タイマに設定されたタイミングデータによる時間の経過を待って受信データを受信バッファから前記ＲＡＭに転送するバスアクセス動作を行い、当該バスアクセス動作の完了に応答してタイムトリガ通信用のタイマ割り込み要求を発生する、半導体データ処理装置。 - 請求項１４において、前記所定の予約時間は前記中央処理装置が実行する割り込み処理に要する処理時間の最大時間よりも長い時間で設定される、半導体データ処理装置。
- 請求項１７において、前記割り込み制御回路は、前記タイムトリガ通信用のタイマ割り込み要求があってから前記所定の予約時間内に前記タイムトリガ通信用のタイマ割り込み要求とは別の割り込み要求があったとき、当該別の割り込み要求と前記タイマ割り込み要求との間の割り込み優先レベルにしたがって、割り込み優先レベルの高い方の割り込み要求に応ずる割り込み処理を優先させて前記所定の予約時間経過後に前記中央処理装置に処理させる、半導体データ処理装置。
- 複数個の電子制御装置がバスに接続されてネットワークを構成し、当該ネットワークで利用される共通時刻に電子制御装置が時間同期して送受信動作を行うタイムトリガ通信システムであって、
前記夫々の電子制御装置は、
フレームの送信を行う送信部と、
フレームの受信を行う受信部と、
電子制御装置固有のローカル時刻にしたがってタイマ動作を行うローカル時刻タイマと、
前記フレームの受信予測時刻と前記フレームの受信時刻との相違に基づいて前記ローカル時刻タイマの調整を行う時間同期制御部と、
一定周期の通信サイクル内におけるフレームの送受信手順を規定した通信スケジュールと通信スケジュールに関する設定情報とを記憶する記憶部と、
前記通信スケジュールと前記設定情報に基づいて前記ローカル時刻タイマと時間同期制御部を動作させて前記送信部及び受信部による電子制御装置の通信動作を制御する制御部と、を備え、
前記制御部は、命令を実行して通信動作を制御する中央処理装置と、
割り込み要求に応答する処理を前記中央処理装置に実行させるための割り込み制御を行う割り込み制御回路と、を有し、
前記ローカル時刻タイマは前記通信スケジュールに関する設定情報に基づく計時動作に基づいてタイムトリガ通信用のタイマ割り込み要求を発生し、
前記割り込み制御回路はタイムトリガ通信用のタイマ割り込み要求があったとき、その割り込み要求に応答する中央処理装置の割り込み処理の開始を所定の予約時間だけ遅延させる制御を行う、タイムトリガ通信システム。 - 複数個の電子制御装置がネットワークに接続され、夫々の電子制御装置が時間同期で前記ネットワークを介して通信を行う通信システムであって、
前記複数個の電子制御装置の少なくとも１は、
中央処理装置と、割り込み制御回路と、通信制御回路と、タイマ回路とを有する半導体装置を有し、
前記タイマ回路は前記通信を行うための所定の時間を計測して前記割り込み制御回路に通知を行い、
前記割り込み制御回路は前記タイマ回路からの通知に応じて前記中央処理装置に割込み通知を行い、
前記通信制御回路は、前記タイマ回路からの通知に応じた前記割り込み制御回路からの前記割り込み通知に応答する前記中央処理装置の処理に基づいて、前記ネットワークを介して通信を行い、
前記中央処理装置は、前記タイマ回路による前記割り込み制御回路への通知から所定の予約時間までは、当該通知の後に前記割り込み制御回路が通知を受けたことによる異なる割り込み通知に応じての処理を行わないようにされる通信システム。 - 前記割り込み制御回路は、前記タイマ回路からの通知を受信した後、前記所定の予約時間までの間において、前記異なる割り込み通知を他の回路から受信した場合、前記中央処理装置への前記異なる割込み通知を抑止する請求項２０の通信システム。
- 前記割り込み制御回路は計時回路を有し、
前記タイマ回路からの通知を受信した後、前記計時回路で前記所定の予約時間となったことを計時することに応じて前記中央処理装置に割り込み通知を行う請求項２０の通信システム。 - 前記割り込み制御回路はレジスタを有し、
前記タイマ回路からの通知の後、前記所定の予約時間となるまでの計時量を前記レジスタに設定可能とする請求項２２の通信システム。 - 前記タイマ回路からの通知のタイミングは、前記通信制御回路により設定される請求項２３の通信システム。
- 前記通信システムは自動車に搭載された通信システムであって、
前記複数個の電子制御装置は、自動車に搭載される電子制御装置である請求項２１の通信システム。
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| EP2038744B1 (en) * | 2006-06-22 | 2018-08-08 | NXP USA, Inc. | Method and system of grouping interrupts from a time-dependent data storage means |
| US20080031279A1 (en) * | 2006-08-03 | 2008-02-07 | Takeshi Hatakeyama | Network chip and network transmission/reception device |
| US8259576B2 (en) * | 2007-03-23 | 2012-09-04 | Intel Corporation | Method and apparatus for performing interrupt coalescing |
| JP2009009191A (ja) * | 2007-06-26 | 2009-01-15 | Fujitsu Ltd | 情報処理装置、ホスト装置およびデバイス |
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| JP2010122813A (ja) * | 2008-11-18 | 2010-06-03 | Seiko Epson Corp | 情報処理装置、集積回路装置、電子機器 |
| JP2010277422A (ja) * | 2009-05-29 | 2010-12-09 | Toyota Motor Corp | 割り込み処理装置 |
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