JPS63271642A - 割込み優先度制御回路 - Google Patents
割込み優先度制御回路Info
- Publication number
- JPS63271642A JPS63271642A JP10468187A JP10468187A JPS63271642A JP S63271642 A JPS63271642 A JP S63271642A JP 10468187 A JP10468187 A JP 10468187A JP 10468187 A JP10468187 A JP 10468187A JP S63271642 A JPS63271642 A JP S63271642A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- channel
- signal
- priority
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は複数の入出力デバイスを同一割込みチャネルで
共有する情報処理装置に用いて好適な割込み優先度制御
回路に関する。
共有する情報処理装置に用いて好適な割込み優先度制御
回路に関する。
（従来の技術）
近年、パーソナルコンピュータ等の比較的小規模なコン
ピュータシステムでも、フロッピーディスクやハードデ
ィスク装置はもちろんのこと、コミニュケーションコン
トローラや光ディスク等の周辺機器が非常に充実してい
る。このような周辺機器は割込みによる処理が一般的で
ある。
ピュータシステムでも、フロッピーディスクやハードデ
ィスク装置はもちろんのこと、コミニュケーションコン
トローラや光ディスク等の周辺機器が非常に充実してい
る。このような周辺機器は割込みによる処理が一般的で
ある。
（発明が解決しようとする問題点）
従来の割込み処理は、その優先順位がハードウェアによ
り決定されるため、複数の入出力デバイスを同一の割込
みチャネルで共用しているようなシステムの場合、柔軟
性に欠ける。それは上述した様に入出力デバイスの充実
にともないアクセススピード等の性能が広範囲に及ぶた
めである。
り決定されるため、複数の入出力デバイスを同一の割込
みチャネルで共用しているようなシステムの場合、柔軟
性に欠ける。それは上述した様に入出力デバイスの充実
にともないアクセススピード等の性能が広範囲に及ぶた
めである。
これら入出力デバイスを同一の割込みチャネルで共用す
ると、入出力デバイスの性能に見合った優先順位が与え
られず、十分な性能を発揮できない可能性が生じる。ま
た、これに対応するため、優先順位ローテート方式を採
用する等しているが、′ 必ずしも、十分な性能を発揮
するものとは言い難い。
ると、入出力デバイスの性能に見合った優先順位が与え
られず、十分な性能を発揮できない可能性が生じる。ま
た、これに対応するため、優先順位ローテート方式を採
用する等しているが、′ 必ずしも、十分な性能を発揮
するものとは言い難い。
本発明は上記事情に基づいてなされたものであり、ハー
ドウェアに依存しない割込み優先順位決定方式を採るこ
とにより柔軟な割込み処理を実現する割込み優先度制御
回路を提供することを目的とする。
ドウェアに依存しない割込み優先順位決定方式を採るこ
とにより柔軟な割込み処理を実現する割込み優先度制御
回路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段と作用）本発明は割込み
優先度制御回路を、入出力デバイスから発せられる割込
み要求を受付け、自身より高位チャネルからの割込み要
求を受付け、自身より高位チャネルからの割込みがなけ
れば割込み信号発し、高位チャネルに割込みがあった時
低位チャネルからの割込み要求をマスクする割込みマス
ク信号を生成する割込み要求受付部と、チャネル毎独立
に割込み優先度を示す情報が設定されるレジスタを内蔵
し、上記割込み要求受付部から割込みマスク信号を得る
ことにより上記優先度情報に基づき次に低位とするチャ
ネルへ割込みがあったことを通知する割込み優先順位制
御部と、上記割込み要求受付部により生成される第１の
信号を得、適切な割込みシーケンスを生成する割込みシ
ーケンス制御部で構成し、上記レジスタにファームウェ
アで任意値を設定することにより、チャネル毎独立に優
先順位を決定するものである。このことにより柔軟な割
込み制御を実現できる。
優先度制御回路を、入出力デバイスから発せられる割込
み要求を受付け、自身より高位チャネルからの割込み要
求を受付け、自身より高位チャネルからの割込みがなけ
れば割込み信号発し、高位チャネルに割込みがあった時
低位チャネルからの割込み要求をマスクする割込みマス
ク信号を生成する割込み要求受付部と、チャネル毎独立
に割込み優先度を示す情報が設定されるレジスタを内蔵
し、上記割込み要求受付部から割込みマスク信号を得る
ことにより上記優先度情報に基づき次に低位とするチャ
ネルへ割込みがあったことを通知する割込み優先順位制
御部と、上記割込み要求受付部により生成される第１の
信号を得、適切な割込みシーケンスを生成する割込みシ
ーケンス制御部で構成し、上記レジスタにファームウェ
アで任意値を設定することにより、チャネル毎独立に優
先順位を決定するものである。このことにより柔軟な割
込み制御を実現できる。
（実施例）
以下、図面を使用して本発明実施例について詳細に説明
する。第１図は本発明の実施例を示すブロック図である
。この例では、４本の割込みをコントロールするもので
あり、Ｅｘｔ ＯＵＴ／ＥＸＴ ＩＮにより他の割
込みコントローラとカスケード接続ができるものである
。図中１〜４は各チャネルの割込み要求受付部である。
する。第１図は本発明の実施例を示すブロック図である
。この例では、４本の割込みをコントロールするもので
あり、Ｅｘｔ ＯＵＴ／ＥＸＴ ＩＮにより他の割
込みコントローラとカスケード接続ができるものである
。図中１〜４は各チャネルの割込み要求受付部である。
割込み要求受付部１〜４はその内部構成が第２図に示さ
れており、要求信号が入力されたとき、そのチャネルよ
り高位のチャネルに割込みがなければ後述する割込みシ
ーケンス制御部１０へＩＮＴ信号を送出する。また、チ
ャネル又は高位のチャネルに割込みがあったとき、それ
をＩＮＴ ５ＥＮＣＥ信号として後述する優先度制御
部５〜８へ出力する。
れており、要求信号が入力されたとき、そのチャネルよ
り高位のチャネルに割込みがなければ後述する割込みシ
ーケンス制御部１０へＩＮＴ信号を送出する。また、チ
ャネル又は高位のチャネルに割込みがあったとき、それ
をＩＮＴ ５ＥＮＣＥ信号として後述する優先度制御
部５〜８へ出力する。
尚、第２図において、１１．１３はオアゲート、１２は
アンドゲート、１４はインバータゲートである。又、割
込み要求受付部２，３．４も土と同様の構成を持つ。
アンドゲート、１４はインバータゲートである。又、割
込み要求受付部２，３．４も土と同様の構成を持つ。
５〜９は優先順位を決める優先度制御部で、ＩＮＴ
５ＥＮＣＥ信号を受けて、そのチャネルの次に低位のチ
ャネルへ割込みがあることを知らせる。また、次に低位
にするチャネルは内蔵レジスタの該当するビットをファ
ームウェアによりセットされることにより決定する。１
０は割込みシーケンス制御部でＩＮＴＡ−Ｄを受けて適
切な割込みシーケンスを発生する。いわゆるＣＰＵとの
インタフェース部である。優先度制御部９はカスケード
接続する場合に使用し、上位の割込み要求をＥｘｔ
ＩＨに入力することで、次に低位のチャネルへ割込みが
あることを知らせる。次に低位にするチャネルの決定は
上述した優先度制御部５〜８と同様である。
５ＥＮＣＥ信号を受けて、そのチャネルの次に低位のチ
ャネルへ割込みがあることを知らせる。また、次に低位
にするチャネルは内蔵レジスタの該当するビットをファ
ームウェアによりセットされることにより決定する。１
０は割込みシーケンス制御部でＩＮＴＡ−Ｄを受けて適
切な割込みシーケンスを発生する。いわゆるＣＰＵとの
インタフェース部である。優先度制御部９はカスケード
接続する場合に使用し、上位の割込み要求をＥｘｔ
ＩＨに入力することで、次に低位のチャネルへ割込みが
あることを知らせる。次に低位にするチャネルの決定は
上述した優先度制御部５〜８と同様である。
第３図は優先度制御部の内部構成を示す図であり、（ａ
）は優先度制御部６の、（ｂ）は優先度制御部９を示す
。尚、優先度制御部５．７．８は６と同様の構成から成
る。図中、６１．９１はレジスタ、６２〜６５．９２〜
９６はアンドゲートである。
）は優先度制御部６の、（ｂ）は優先度制御部９を示す
。尚、優先度制御部５．７．８は６と同様の構成から成
る。図中、６１．９１はレジスタ、６２〜６５．９２〜
９６はアンドゲートである。
以下、本発明実施例の動作について詳細に説明する。ま
ず、ファームウェアにより優先順位制御部５〜９内蔵の
レジスタにそれぞれのチャネルの優先順位を書込む。こ
こでは、図に記述されている値が書かれているものとす
る。ここには、そのチャネルの次の順位のチャネルに該
当するビットをセットするように書込む。本発明実施例
ではＡ→Ｄ→Ｂ −ｅ Ｃ４Ｅ ｘ ｔ ΦＵＴの順
に従う優先順位となる。
ず、ファームウェアにより優先順位制御部５〜９内蔵の
レジスタにそれぞれのチャネルの優先順位を書込む。こ
こでは、図に記述されている値が書かれているものとす
る。ここには、そのチャネルの次の順位のチャネルに該
当するビットをセットするように書込む。本発明実施例
ではＡ→Ｄ→Ｂ −ｅ Ｃ４Ｅ ｘ ｔ ΦＵＴの順
に従う優先順位となる。
次に具体的動作を説明する。まず他の要求はなく、ＩＲ
Ｑ Ｂに要求信号が入力されたとき割込み要求受付部
２ではチャネルＤに要求がないのでマスクされずＩＮＴ
Ｂを出力する。これを受けた割込みシーケンス制御
部１０ではＩＮＴ Ｂを受けて割込みシーケンスを発
生させ図示せぬＣＰＵへ割込みをかける。
Ｑ Ｂに要求信号が入力されたとき割込み要求受付部
２ではチャネルＤに要求がないのでマスクされずＩＮＴ
Ｂを出力する。これを受けた割込みシーケンス制御
部１０ではＩＮＴ Ｂを受けて割込みシーケンスを発
生させ図示せぬＣＰＵへ割込みをかける。
一方、チャネルＡに要求中、ＩＲＱ Ｂに要求信号が
入力されたとき、まず、チャネルＡの要求により、割込
み要求受付部１からＩＮＴＳＥＮＣＥ Ａが出力され
る。優先度制御部５内蔵のレジスタにはチャネルＤに該
当するビットがセットされているので、ＩＮＴ ５Ｅ
ＮＣＥ Ａ信号はそのまま割込み要求受付部４（チャ
ネルＤ）のＵＰＰＥＲＩＮＴライン（Ｕ、Ｉ−Ｄ）へ入
力される。割込み要求受付部４からは、ＩＮＴＳＥＮＣ
Ｅが出力され上記同様割込み要求受付部２（チャネルＢ
）のＵＰＰＥＲＩＮＴライン（Ｕ、Ｉ−Ｂ）に入力され
る。割込み要求受付部２によって、ＩＲＱＢ信号はマス
クされるのでチャネルＢの要求は割込みシーケンス制御
部１０へ伝わらない。
入力されたとき、まず、チャネルＡの要求により、割込
み要求受付部１からＩＮＴＳＥＮＣＥ Ａが出力され
る。優先度制御部５内蔵のレジスタにはチャネルＤに該
当するビットがセットされているので、ＩＮＴ ５Ｅ
ＮＣＥ Ａ信号はそのまま割込み要求受付部４（チャ
ネルＤ）のＵＰＰＥＲＩＮＴライン（Ｕ、Ｉ−Ｄ）へ入
力される。割込み要求受付部４からは、ＩＮＴＳＥＮＣ
Ｅが出力され上記同様割込み要求受付部２（チャネルＢ
）のＵＰＰＥＲＩＮＴライン（Ｕ、Ｉ−Ｂ）に入力され
る。割込み要求受付部２によって、ＩＲＱＢ信号はマス
クされるのでチャネルＢの要求は割込みシーケンス制御
部１０へ伝わらない。
［発明の効果コ
以上説明の様に本発明に従えば割込み優先順位がファー
ムウェアにより決められ従来のようにハードウェアに依
存しないので、柔軟な割込み制御が可能になる。
ムウェアにより決められ従来のようにハードウェアに依
存しないので、柔軟な割込み制御が可能になる。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示した割込み要求受付部の内部構成を示す図、第
３図は第１図に示す優先度制御部の内部構成を示す図で
ある。
１図に示した割込み要求受付部の内部構成を示す図、第
３図は第１図に示す優先度制御部の内部構成を示す図で
ある。
Claims (1)
- 複数の入出力デバィスを同一割込みチャネルで共有する
情報処理装置において、上記入出力デバィスから発せら
れる割込み要求を受付け、自身より高位チャネルからの
割込みがなければ第１の信号を発し、高位チャネルに割
込みがあった時低位チャネルからの割込み要求をマスク
する第２の信号を生成する割込み要求受付部と、チャネ
ル毎独立に割込み優先度を示す情報が設定されるレジス
タを内蔵し、上記割込み要求受付部から第２の信号を得
ることにより上記優先度情報に基づき次に低位となるチ
ャネルへ割込みがあったことを通知する割込み優先順位
制御部と、上記割込み要求受付部により生成される第１
の信号を得、適切な割込みシーケンスを生成する割込み
シーケンス制御部とを具備することを特徴とする割込み
優先度制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10468187A JPS63271642A (ja) | 1987-04-30 | 1987-04-30 | 割込み優先度制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10468187A JPS63271642A (ja) | 1987-04-30 | 1987-04-30 | 割込み優先度制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63271642A true JPS63271642A (ja) | 1988-11-09 |
Family
ID=14387216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10468187A Pending JPS63271642A (ja) | 1987-04-30 | 1987-04-30 | 割込み優先度制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63271642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150478A (ja) * | 1988-12-01 | 1990-06-08 | Toray Dow Corning Silicone Co Ltd | 艶出し剤 |
| JPH0512180A (ja) * | 1991-07-04 | 1993-01-22 | Nec Corp | 割り込み制御回路 |
-
1987
- 1987-04-30 JP JP10468187A patent/JPS63271642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150478A (ja) * | 1988-12-01 | 1990-06-08 | Toray Dow Corning Silicone Co Ltd | 艶出し剤 |
| JPH0512180A (ja) * | 1991-07-04 | 1993-01-22 | Nec Corp | 割り込み制御回路 |
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