JPH06231085A - 内蔵レジスタアクセス制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は内蔵レジスタアクセス制御方式に関
し、任意のプロセッサが物理的に所有する内蔵レジスタ
部を、論理的に複数のプロセッサで共有することにより
ハードウェアの削減とアクセスの高速化を図ることを目
的とする。 【構成】 命令制御部１と命令実行部２と内蔵レジスタ
部３と内蔵レジスタアクセス制御部４と備えたプロセッ
サ５において、内蔵レジスタ部は汎用レジスタGR、浮動
小数点レジスタFR、プロセッサ制御用レジスタCTL を備
え、内蔵レジスタ部へ制御信号CSを送出して内蔵レジス
タ部へのアクセスを管理し、さらに、プロセッサの外部
との間にインターフェース６を備え、他のプロセッサか
ら内蔵レジスタ部へのアクセスに対して、自プロセッサ
から内蔵レジスタ部へのアクセスと同等にアクセス可能
とし、任意のプロセッサが物理的に所有する内蔵レジス
タ部を、論理的に複数のプロセッサで共有するように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサで構
成されるシステムの、各プロセッサにおける内蔵レジス
タへのアクセス制御方式に関する。本発明は、特に、そ
れぞれ命令をデコードし、その命令に従った処理を行う
機能を備え、かつ、それぞれの機能は必ずしも均一でな
い複数のプロセッサを、互いに接続して構成されるシス
テムにおいて、物理的にはある１つのプロセッサに属す
る資源（プロセッサ制御レジスタ、汎用レジスタ、浮動
小数点レジスタ、その他）を、論理的には複数のプロセ
ッサで共有できるようにした内蔵レジスタアクセス制御
方式に関する。

【０００２】近年、種々の分野においてコンピュータが
利用されるにつれて、処理の高速化等、処理性能の向上
が要望されている。一方、ハードウェアとして、半導体
技術の改善が日々行われているが、単一プロセッサの性
能向上は限界に近づいていると言える。このような状況
から、一方では複数のプロセッサでシステムを構成し、
複数のプロセッサによる並列処理により飛躍的な性能向
上を得ようとする試みがなされている。例えば、複数プ
ロセッサ間の共有データをプロセッサから離れた共有メ
モリ上に置く方法や、複数プロセッサ間の通信チャネル
を介してデータ交換を明示的に行う方法等のように、複
数プロセッサ間がソフトウェア的にも比較的疎に結合さ
れた方法で十分な性能向上が得られる場合がある。

【０００３】一方、複数のプロセッサ間でレジスタが１
〜３個程度の比較的少ないデータを高速に交換する必要
のある場合には、プロセッサ間を直接データバスにより
緊密に結合してプロセッサ制御レジスタ、汎用レジス
タ、浮動小数点レジスタ等、特定のプロセッサに属した
資源を共有する方法がとられている。

【０００４】

【従来の技術】従来、複数のプロセッサで構成されるシ
ステムにおいて、特定のプロセッサの内蔵レジスタを複
数のプロセッサで共有する方法では、多くの場合、その
共有されるレジスタを所有するプロセッサをマスター、
結合される他のプロセッサをスレーブとして用いる。

【０００５】この場合、マスタープロセッサはメモリか
らの命令取り出し、命令の各プロセッサへの配分、命令
でアクセスする共有レジスタの管理等を行う。この方法
では、スレーブプロセッサが、共有レジスタをどのよう
にアクセスするかを、そのプロセッサが実行する命令を
マスタープロセッサがデコードすることにより認識して
いた。

【０００６】

【発明が解決しようとする課題】この方法では、マスタ
ープロセッサは自己の実行する命令以外に、接続される
全てのスレーブプロセッサの命令（数十〜百数十種類）
をデコードする必要が生じる。そのためデコーダ回路の
ゲート段数が増え、従ってその分の信号遅延が大きくな
るので、パイプラインの段数を増やしたり、クロックサ
イクルを長くして実行速度を遅くしたりする必要があっ
た。

【０００７】本発明の目的は、上記の問題に鑑み、任意
のプロセッサが物理的に所有する内蔵レジスタ部を、論
理的に複数のプロセッサで共有することによりハードウ
ェアの削減とアクセスの高速化を図ることにある。本発
明では、レジスタを所有するプロセッサがそのレジスタ
を外部からアクセスする他のプロセッサの命令をデコー
ドすることなく、共有アクセスの制御を行うことができ
るようにし、これにより、共有レジスタを所有するプロ
セッサの命令デコード回路が小さくなり、クロックサイ
クルの短縮や、パイプライン段数の削減が可能になり、
また、共有レジスタを所有するプロセッサにそのレジス
タ外部からアクセスする他のプロセッサの命令を与える
必要が無くなると同時に、外部から共有レジスタをアク
セスする方のプロセッサへの命令投入が、共有レジスタ
を所有するプロセッサへの命令投入と非同期に行えるた
め、プロセッサが平均的に１クロックサイクル当たりに
実行でき命令の数を増大させることが可能になる。

【０００８】

【課題を解決するための手段】図１は本発明の基本構成
図である。本発明によれば、命令制御部１と、命令実行
部２と、内蔵レジスタ部３と、内蔵レジスタアクセス制
御部４と備え、命令をデコードし、その命令に従った処
理を行うプロセッサ５において、該内蔵レジスタ部は、
汎用レジスタＧＲ、浮動小数点レジスタＦＲ、プロセッ
サ制御用レジスタＣＴＬを備え、該内蔵レジスタアクセ
ス制御部は、該内蔵レジスタ部へ制御信号ＣＳを送出し
て該内蔵レジスタ部へのアクセスを管理し、さらに、該
内蔵レジスタアクセス制御部は、該プロセッサの外部と
の間にインターフェース６を備え、該インターフェース
を介して、他のプロセッサから該内蔵レジスタ部へのア
クセスに対して、自プロセッサから該内蔵レジスタ部へ
のアクセスと同等にアクセス可能とし、任意のプロセッ
サが物理的に所有する内蔵レジスタ部を、論理的に複数
のプロセッサで共有することを特徴とするＱここで、該
内蔵レジスタアクセス制御部は、該汎用レジスタ、該浮
動小数点レジスタ、及び該プロセッサ制御用レジスタの
何れかのレジスタ種別ａを選択する３つのデコーダＤ１
〜Ｄ３と、該汎用レジスタが選択されたときその選択信
号を受ける汎用レジスタ管理テーブルＧＲＴと、該浮動
小数点レジスタが選択されたときその選択信号を受ける
浮動小数点レジスタ管理テーブルＦＲＴと、該プロセッ
サ制御用レジスタが選択されたときその選択信号を受け
るプロセッサ制御用レジスタ管理テーブルＣＴＬＴと、
各管理テーブル毎に、該内蔵レジスタ部へのアクセス適
否を判定しアクセス許可ｄを該管理テーブルに出力する
判定部ＤＣ１〜ＤＣ３を備え、各管理テーブルには、対
応するレジスタ番号毎に、そのレジスタの３つの状態、
即ち、書込み実行中Ｗ、読出し実行中Ｒ、及び全くアク
セスなしＩの何れかを保持させ、該命令制御部あるいは
該インターフェースから入力されたレジスタ番号ｂ、読
出し／書込みの区別ｃ、及びアクセス許可ｄに応じて、
先ず、レジスタ番号により該当レジスタを選択し、当該
レジスタが、現在全くアクセスなしＩであれば、アクセ
ス許可を与えて、読出し／書込みの区別Ｒ／Ｗを当該レ
ジスタに設定し、当該レジスタが既に読出しもしくは書
込み中であれば、アクセスなしＩとなるまでアクセスを
繰り返すようにする。

【０００９】

【作用】内蔵レジスタアクセス制御部４には、下記に示
す制御信号線の組みが２組み以上接続される。この制御
信号の組みの少なくとも１つは命令制御部１に接続さ
れ、また、他の少なくとも１つはプロセッサ外部とのイ
ンターフェース６に接続されている。記号 信号名 信号の方向 ビット数 ａ：レジスタ種別 命令制御部→内蔵レジスタアクセス部 数ビット ｂ：レジスタ番号 命令制御部→内蔵レジスタアクセス部 数ビット ｃ：読出し／書込み 命令制御部→内蔵レジスタアクセス部 １ビット 区分 ｄ：アクセス許可 内蔵レジスタアクセス部→命令制御部 １ビット ここで、ａはレジスタ種別であり、汎用レジスタＧＲ、
浮動小数点レジスタＦＲ、制御レジスタＣＴＬ、その他
を区別する信号である。

【００１０】ｂはレジスタ番号であり、レジスタ種別ａ
で指定されたレジスタの中の１つを選択する信号であ
る。ｃは読出し／書込み区別であり、レジスタ種別ａか
つレジスタ番号ｂで指定されたレジスタへの書込みを行
うか、又はレジスタから読み出すかを区分するモード信
号であり、上記ａ，ｂ，ｃは何れもデコーダにより命令
をデコードすることにより得られる。

【００１１】ｄはアクセス許可であり、レジスタ種別ａ
かつレジスタ番号ｂで指定されたレジスタが読出し／書
込み区分ｃでアクセス可能であることを示す信号であ
り、命令制御部１はａ，ｂ，ｃで要求したアクセスがア
クセス許可ｄで許可されるまで命令の実行を待たせる。
即ち、内蔵レジスタアクセス制御部４は、後述するよう
に、１つのレジスタに対して同時に処理できない複数の
アクセス要求が重なったとき、順番に許可信号を出力す
る機能を持つ。

【００１２】

【実施例】図２は本発明を適用するプロセッサの接続例
である。この場合、プロセッサ５は上記の共有レジスタ
を所有するプロセッサであり、プロセッサ７は、プロセ
ッサ５の共有レジスタを外部からアクセスするプロセッ
サである。両プロセッサとも、１つの命令で同時に使用
するレジスタの最大数は３つである場合を想定し、それ
ぞれの命令制御部１に接続される上記のａ，ｂ，ｃ，ｄ
の内蔵レジスタアクセス制御部４の制御信号の組みを３
組みづつ接続している。

【００１３】例えば、汎用レジスタＧＲ１，ＧＲ２，Ｇ
Ｒ３，ＧＲ４をプロセッサ５が持つ共有レジスタとし、
ｇｒ５をプロセッサ７が持つ固有のレジスタとして、プ
ロセッサ５が命令「ＧＲ１＝ＧＲ２＋ＧＲ３」を、プロ
セッサ７が命令「ｇｒ５＝ＧＲ１＋ＧＲ４」を同時に実
行し、プロセッサ５の内蔵レジスタアクセス制御部４に
アクセス要求を出した場合を考える。

【００１４】この場合、汎用レジスタＧＲ２，ＧＲ３，
ＧＲ４へのアクセスは直ちに可能であるが、ＧＲ１への
アクセスは衝突を起こすので、ＧＲ１を読み出すプロセ
ッサ７の要求は待たされる。プロセッサ７に接続された
アクセス許可ｄはプロセッサ５がＧＲ１の書き込みを終
了するまでアクセス不許可となる。但し、ここで、プロ
セッサ５の要求をプロセッサ７の要求より優先順位を単
純に高くしたのは説明を簡素化するためである。このと
き、プロセッサ５はプロセッサ７がどのような命令を実
行しているのかについては知る必要がない。

【００１５】図３は図１構成の内蔵レジスタアクセス制
御部の一例詳細構成図である。図示のように、レジスタ
種別ａ１，ａ２，ａ３を受け、各々ＣＴＬ選択信号、Ｆ
Ｒ選択信号、ＧＲ選択信号を出力するデコーダＤ１，Ｄ
２，Ｄ３と、各レジスタ種別毎のレジスタ番号ｂ、読出
し／書込み区別ｃ、アクセス終了信号ｅを受け、かつ各
デコーダＤ１〜Ｄ３からのＧＲ選択信号を受ける汎用レ
ジスタ管理テーブルＧＲＴと、各デコーダからのＦＲ選
択信号を受ける浮動小数点レジスタ管理テーブルＦＲＴ
と、各デコーダからのＣＴＬ選択信号を受ける制御レジ
スタ用管理テーブルと、各管理テーブル毎の出力を受け
アクセス許可ｄを各管理テーブルに出力する判定回路Ｄ
Ｃ１〜ＤＣ３を備える。

【００１６】このような構成において、ＧＲ管理テーブ
ルとＦＲ管理テーブルはそれぞれ３２個、ＣＴＬ管理テ
ーブルは８個の状態を持ち、レジスタのアクセス要求が
３組みある例を示している。また、アクセス終了信号ｅ
はアクセス要求を出して、アクセスが許可された命令が
アクセスを終了したことを通知するもので、命令制御部
１又は命令実行部で作成され、内蔵レジスタアクセス制
御部４へ送られる。

【００１７】図４は本発明の汎用レジスタ管理テーブル
の一例である。他の管理テーブル、即ち、ＦＲ管理テー
ブル及びＣＴＬ管理テーブルも同様である。Ｗはレジス
タが書込み実行中であることを、Ｒはレジスタが読出し
実行中であることを、Ｉはレジスタが全くアクセス無し
であることを示し、これら３種類の状態の内、何れかの
状態を保持している。

【００１８】即ち、０〜３１は汎用レジスタＧＲの番号
を示し、各番号におけるＲ，Ｉ，Ｗ等は汎用レジスタの
状態を示している。各管理テーブルの各レジスタの初期
値は全要素がアクセス無しの状態Ｉに設定され、その
後、アクセス許可ｄの出たレジスタ番号ｂに対応する要
素に、そのアクセスの種類の「書込み」、「読出し」に
よってＷ又はＲが設定され、さらに、そのアクセスが終
了すると再びアクセス無しＩが設定される。

【００１９】図５は本発明の汎用レジスタ（ＧＲ）読出
し要求のフローチャートであり、図６はＧＲ書込み要求
のフローチャートである。各ポートに与えられるアクセ
ス要求は、全て同時に、かつ同様に処理されるので、あ
るポートに対する処理について図５及び図６に示す。図
５に示すＧＲ読出し要求において、まず、命令制御部１
は、レジスタ種別ａの信号線に汎用レジスタＧＲを与
え、レジスタ番号ｂの信号線にレジスタ番号を与え、読
出し／書込み区別ｃの信号に読出しを表す数値「１」を
与える（ステップＳ１）。

【００２０】次に、内蔵レジスタアクセス制御部４（以
下のステップはこの内蔵レジスタアクセス制御部の処
理）のデコーダＤ１はレジスタ種別ａをデコードし、Ｇ
Ｒ選択信号をＧＲ管理テーブルに送る（ステップＳ
２）。次に、ＧＲ番号をデコードし、対応する管理テー
ブルの１つのレジスタを選択する（ステップＳ３）。次
に、選択された１つのレジスタを読み出し（ステップＳ
４）、そのレジスタの状態を判定する（ステップＳ
５）。レジスタの状態が書込み中のＷであればステップ
Ｓ４に戻り、レジスタの状態がアクセス無しＩになるま
で、読出しを繰り返し、レジスタの状態がアクセス無し
Ｉとなると、そのレジスタに読出し中Ｒを書き込む（ス
テップＳ６）。

【００２１】そして、レジスタの状態が読出し中Ｒであ
れば、アクセス許可ｄの信号線にアクセス許可ｄを出力
し（ステップＳ７）、汎用レジスタの読出しを行う（ス
テップＳ８）。ここで、命令制御部はｅの信号線にアク
セス終了を示す「１」を与える（ステップ９）。最後
に、内蔵レジスタアクセス制御部は管理テーブルのレジ
スタにアクセス無しＩを書き込む（ステップＳ１０）。

【００２２】図６に示す汎用レジスタ（ＧＲ）書込み要
求において、まず、命令制御部は、レジスタ種別ａの信
号線にレジスタ種別としてＧＲを与え、ｂの信号線にＧ
Ｒ番号を与え、ｃの信号線に書込みを表す「０」を与え
る（ステップＳ１１）。次に、内蔵レジスタアクセス制
御部（以下のステップはこの内蔵レジスタアクセス制御
部の処理）は、レジスタ種別ａをデコードし、ＧＲ管理
テーブルを選択する（ステップＳ１２）。次に、ＧＲ番
号をデコードし、対応する管理テーブル内の１つのレジ
スタを選択する（ステップＳ１３）。次に、選択された
レジスタの状態を読み出し（ステップＳ１４）、レジス
タの状態を判定する（ステップＳ１５）。レジスタの状
態が書込み中Ｗ若しくは読出し中ＲであればステップＳ
４に戻り、レジスタの状態がアクセス無しＩになるま
で、読出しを繰り返し、レジスタの状態がアクセス無し
Ｉになればそのレジスタに書込みＷを書き込む（ステッ
プＳ１６）。そして、アクセス許可ｄの信号線にアクセ
ス許可ｄを出力し（ステップＳ１７）、ＧＲの書込みを
行う（ステップＳ１８）。ここで、命令制御部はｅの信
号線にアクセス終了を示す「１」を与える（ステップ１
９）。最後に、内蔵レジスタアクセス制御部は管理テー
ブルのレジスタにアクセス無しのＩを書き込む（ステッ
プＳ２０）。

【００２３】図７は本発明の内蔵レジスタアクセス制御
部の信号タイミング・チャートである。ユーザーからの
ＧＲ読出し要求→ＦＲ書込み要求→ＧＲ読出し要求等に
対して、レジスタ種別ａ、レジスタ番号、読出し／書込
み区別ｃ、アクセス許可ｄのタイミングを示している。

【００２４】

【発明の効果】以上説明したように、レジスタを所有す
るプロセッサがそのレジスタを外部からアクセスする他
のプロセッサの命令をデコードすることなく、共有アク
セスの制御を行うことができる効果があり、これによ
り、共有レジスタを所有するプロセッサの命令デコード
回路が小さくなり、クロックサイクルの短縮や、パイプ
ライン段数の削減が可能になる効果がある。

【００２５】また、共有レジスタを所有するプロセッサ
に対して、そのレジスタを外部からアクセスする他のプ
ロセッサの命令を与える必要が無くなると同時に、外部
から共有レジスタをアクセスする方のプロセッサへの命
令投入が、共有レジスタを所有するプロセッサへの命令
投入と非同期に行えるため、プロセッサが平均的に１ク
ロックサイクル当たりに実行でき命令の数を増大させる
効果がある。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】本発明を適用するプロセッサの接続例である。

【図３】図１構成の内蔵レジスタアクセス制御部の一例
詳細構成図である。

【図４】本発明の汎用レジスタ管理テーブルの一例であ
る。

【図５】本発明の汎用レジスタ（ＧＲ）読出し要求のフ
ローチャートである。

【図６】本発明のＧＲ書込み要求のフローチャートであ
る。

【図７】本発明の内蔵レジスタアクセス制御部の信号タ
イミング・チャートである。

【符号の説明】

１…命令制御部 ２…命令実行部 ３…内蔵レジスタ部 ４…内蔵レジスタアクセス制御部 ５…プロセッサ ６…インターフェース ａ…レジスタ種別 ｂ…レジスタ番号 ｃ…読出し／書込み区別 ｄ…アクセス許可 ｅ…アクセス終了 Ｗ…書込み実行中 Ｒ…読出し実行中 Ｉ…アクセス無し Ｄ１〜Ｄ３…デコーダ ＤＣ１〜ＤＣ３…判定回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 命令制御部（１）と、命令実行部（２）
   と、内蔵レジスタ部（３）と、内蔵レジスタアクセス制
   御部（４）と備え、命令をデコードし、その命令に従っ
   た処理を行うプロセッサ（５）の内蔵レジスタアクセス
   制御方式において、 該内蔵レジスタ部は、汎用レジスタ（ＧＲ）、浮動小数
   点レジスタ（ＦＲ）、プロセッサ制御用レジスタ（ＣＴ
   Ｌ）を備え、 該内蔵レジスタアクセス制御部は、該内蔵レジスタ部へ
   制御信号（ＣＳ）を送出して該内蔵レジスタ部へのアク
   セスを制御するためのレジスタ管理テーブルを備え、さ
   らに、該プロセッサの外部との間にインターフェース
   （６）を備え、 該レジスタ管理テーブルを参照して、該インターフェー
   スを介して、他のプロセッサから該内蔵レジスタ部への
   アクセスに対して、自プロセッサから該内蔵レジスタ部
   へのアクセスと同等にアクセス可能とし、 任意のプロセッサが物理的に所有する内蔵レジスタ部
   を、論理的に複数のプロセッサで共有することを特徴と
   する内蔵レジスタアクセス制御方式。
2. 【請求項２】 該内蔵レジスタアクセス制御部は、 該汎用レジスタ、該浮動小数点レジスタ、及び該プロセ
   ッサ制御用レジスタの何れかのレジスタ種別（ａ）を選
   択する３つのデコーダ（Ｄ１〜Ｄ３）と、 該汎用レジスタが選択されたときその選択信号を受ける
   汎用レジスタ管理テーブル（ＧＲＴ）と、 該浮動小数点レジスタが選択されたときその選択信号を
   受ける浮動小数点レジスタ管理テーブル（ＦＲＴ）と、 該プロセッサ制御用レジスタが選択されたときその選択
   信号を受けるプロセッサ制御用レジスタ管理テーブル
   （ＣＴＬＴ）と、 各管理テーブル毎に、該内蔵レジスタ部へのアクセス適
   否を判定しアクセス許可（ｄ）を該管理テーブルに出力
   する判定部（ＤＣ１〜ＤＣ３）とを備え、 各管理テーブルには、対応するレジスタ番号毎に、その
   レジスタの３つの状態、即ち、書込み実行中（Ｗ）、読
   出し実行中（Ｒ）、及び全くアクセスなし（Ｉ）の何れ
   かを保持させ、該命令制御部あるいは該インターフェー
   スから入力されたレジスタ番号（ｂ）、読出し／書込み
   の区別（ｃ）、及びアクセス許可（ｄ）に応じて、先
   ず、レジスタ番号により該当レジスタを選択し、当該レ
   ジスタが、現在全くアクセスなし（Ｉ）であれば、アク
   セス許可を与えて、読出し／書込みの区別（Ｒ／Ｗ）を
   当該レジスタに設定し、当該レジスタが既に読出しもし
   くは書込み中であれば、アクセスなし（Ｉ）となるまで
   アクセスを繰り返すようにした請求項１に記載の内蔵レ
   ジスタアクセス制御方式。