JPH0512180A

JPH0512180A - 割り込み制御回路

Info

Publication number: JPH0512180A
Application number: JP16326991A
Authority: JP
Inventors: Satoru Sonobe; 悟園部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-07-04
Filing date: 1991-07-04
Publication date: 1993-01-22
Anticipated expiration: 2012-10-27
Also published as: JP2669195B2

Abstract

(57)【要約】【構成】複数の割り込み要求信号を受信する割り込み検
出回路と、同レベルの割り込み要求の優先順位を指定す
る優先順位レジスタまたはＲＯＭと、複数の割り込み要
求の割り込みレベルを制御する割り込みレベル制御回路
と、同レベルの割り込み要求の優先順位を制御する優先
順位判別回路と、中央処理装置に対して割り込み処理を
要求する割り込み要求信号とを有する。【構成】レジスタにより同レベルの割り込み要求の優先
順位をユニット単位に任意に設定可能であるため、ユー
ザの要求や様々なアプリケーションに適した非常に応用
範囲の広い割り込み制御が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
の割り込み制御回路に関し、特に割り込み要求の処理優
先順位を制御する優先順位制御回路に関する。

【０００２】

【従来の技術】近年、マイクロコンピュータは広い分野
で使用されるようになり、多機能化，高性能化が一段と
進められている。これに伴い、マイクロコンピュータに
は、ＤＭＡやタイマー等の各種の周辺回路が内蔵される
ようになった。このような周辺回路を内蔵するマイクロ
コンピュータでは、それぞれの周辺回路が中央処理装置
（以下、ＣＰＵと記す）に対して発生する割り込み処理
要求を調停するために割り込み制御回路を内蔵してい
る。

【０００３】周辺回路から複数の割り込み処理要求が同
時に発生した場合、割り込み制御回路は、その中から最
も割り込みレベルの高い割り込み要求を判別し、ＣＰＵ
に対して割り込み処理を要求する。以下に、従来の割り
込み制御回路について、図５を用いて説明する。

【０００４】図４の割り込み制御回路０２０は、割り込
みレベルを制御する割り込みレベル制御部０４０と、フ
ラグレジスタ１００〜１０７と、優先順位判別回路０６
０から構成される。フラグレジスタ１００〜１０７に
は、周辺回路（以下、割り込み要求ソースと記す）が発
生する各割り込み要求信号１２０〜１２７が入力され、
優先順位判別回路０６０に出力信号１４０〜１４７を出
力している。優先順位判別回路０６０は、入力信号１４
０〜１４７に対して優先順位判別を行い、フラグレジス
タ１００〜１０７に出力信号１６０〜１６７を出力す
る。

【０００５】割り込みレベル制御部０４０は、フラグレ
ジスタ１００〜１０７とデータライン１７０〜１７５に
より接続され、データの書き込み、読み出しを行う。割
り込みレベル制御部０４０からは、ＣＰＵに対して割り
込み処理を要求する割り込み要求信号１３０が出力さ
れ、ＣＰＵとデータのやりとりを行う内部バス１３１が
接続されている。

【０００６】フラグレジスタ１００〜１０７は、それぞ
れの割り込み要求ソースに対して、割り込み要求信号１
２０〜１２７が活性化したことを記憶する割り込み要求
レジスタ、割り込み受付の許可、禁止を指定するマスク
レジスタ、割り込みのレベルを指定する割り込みレベル
レジスタ、割り込みの処理形態を指定するレジスタ等か
ら構成されており、ＣＰＵにより任意に書き込み、読み
出しができる。割り込みレベルレジスタは、２ビット４
レベル、あるいは３ビット８レベルが一般的である。

【０００７】図５には、前記優先順位判別回路０６０の
構成を示す。優先順位判別回路０６０は、入力信号１４
０〜１４７、出力信号１６０〜１６７、ＡＮＤゲート８
４０〜８４７、インバータ８６０〜８６６からなる。

【０００８】次に、割り込み制御回路０２０の動作を説
明する。割り込み要求ソースからの割り込み要求信号１
２０〜１２７の少なくとも１つがアクティブとなると、
対応するフラグレジスタ１００〜１０７内の割り込み要
求レジスタがセットされる。割り込みレベル制御部０４
０は、割り込み要求レジスタがセットされ、マスクレジ
スタがリセットされているフラグレジスタ１００〜１０
７の割り込みレベルレジスタを参照し、最も割り込みレ
ベルの高い割り込み要求に対する出力信号１４０〜１４
７をアクティブとする。

【０００９】最高レベルの割り込み要求が複数存在する
可能性もあるので、さらに優先順位判別回路０６０で、
ハードウェア的に決められた固定優先順位に従って、入
力信号１４０〜１４７から一つの信号を選び出し、出力
信号１６０〜１６７の内の一つの信号をアクティブにす
ることにより、一つのフラグレジスタを選択する。

【００１０】割り込みレベル制御部０４０は、優先順位
判別回路０６０により選択されたフラグレジスタのデー
タを読み出し、割り込みに必要な情報を内部バス１３１
によりＣＰＵに受け渡し、割り込み要求信号１３０をア
クティブとする。

【００１１】優先順位判別回路０６０の動作は、以下の
ようになる。図５の優先順位判別回路において、入力信
号１４７が“１”のとき、インバータ８６６，ＡＮＤゲ
ート８４７の出力が“０”であるので、出力信号１６７
は“１”、出力信号１６０〜１６６は、入力信号１４０
〜１４６の状態に関わらず“０”となる。また、入力信
号１４７が“０”で入力信号１４６が“１”のときは、
インバータ８６６は“１”、インバータ８６５、ＡＮＤ
ゲート８４７は“０”となるので、出力信号１６６は
“１”、その他の出力信号１６０〜１６５，１６７は
“０”となる。以下同様の原理により、入力信号１４
７，１４６，…の順にたどるとき、一番初めに“１”と
なる入力信号の対になる出力信号のみが“１”となり、
その他の出力信号“０”となる。すなわち、図４の優先
順位判別回路は、入力信号１４０〜１４７に対して、入
力信号１４７，１４６，…，１４０の順位で判別する回
路である。

【００１２】

【発明が解決しようとする課題】従来の技術では、同レ
ベルの割り込み要求が同時に発生した場合、ハードウェ
アにより固定の優先順位により割り込み要求が選択され
るため、以下のような問題点がある。同レベルの割り
込みに対するハードウェアの固定優先順位がユーザの要
求に合わなかった場合、ユーザは割り込みレベルの設定
を変更する必要があるため、割り込みレベル設定の自由
度が減少する。マイクロコンピュータを様々なアプリ
ケーショに応用する場合、割り込み要求ソースがそれぞ
れ異なるので、全てのアプリケーションに適したハード
ウェア固定優先順位を決定することは困難である。上
記の問題を解決する手段として、割り込みレベル数を拡
張することは、レジスタの増加や割り込みレベル制御部
の複雑化によるチップ占有面積の増大、または割り込み
優先順位判別処理速度の低下を招くので、非合理的であ
る。

【００１３】

【課題を解決するための手段】本発明の割り込み制御回
路は、複数の割り込み要求信号を受信する割り込み検出
回路と、同レベルの割り込み要求の優先順位を指定する
優先順位レジスタまたはＲＯＭと、複数の割り込み要求
の割り込みレベルを制御する割り込みレベル制御回路
と、同レベルの割り込み要求の優先順位を制御する優先
順位判別回路と、中央処理装置に対して割り込み処理を
要求する割り込み要求信号とを有する。

【００１４】

【実施例】図１に、本発明の一実施例である割り込み制
御回路を示す。割り込み制御回路０１０は、割り込み要
求の受付順位を制御する割り込みレベル制御部０３０
と、フラグレジスタ１００〜１０７と、優先順位判別回
路０５０と、優先順位レジスタ０７０から構成される。
フラグレジスタ１００〜１０７には、割り込み要求ソー
スが発生する各割り込み要求信号１２０〜１２７がそれ
ぞれ入力され、割り込みレベル制御部０３０によって選
択された要求受付信号１４０〜１４７をそれぞれ出力し
ている。

【００１５】優先順位判別回路０５０は、優先順位レジ
スタ０７０から供給される信号１８０〜１９１の値に従
って、入力信号１４０〜１４７に対して優先順位判別を
行い、フラグレジスタ１６０〜１６７に出力信号１６０
〜１６７を出力する。割り込みレベル制御部０３０は、
フラグレジスタ１００〜１０７とデータライン１７０〜
１７５により接続され、データの書き込み、読み出しを
行う。

【００１６】また、割り込みレベル制御部０３０は、デ
ータライン１９５により、優先順位レジスタ０７０にデ
ータを書き込む。割り込みレベル制御部０３０からは、
ＣＰＵに対して割り込み処理を要求する割り込み要求信
号１３０が出力され、ＣＰＵとデータのやりとりを行う
内部バス１３１が接続されている。

【００１７】フラグレジスタ１００〜１０７は、各割り
込み要求ソースに対応して、割り込み要求信号１２０〜
１２７が活性化したことを記憶する割り込み要求レジス
タ、割り込み受付の許可、禁止を指定するマスクレジス
タ、割り込みのレベルを指定する割り込みレベルレジス
タ、割り込みの処理形態を指定するレジスタ等から構成
されており、ＣＰＵにより任意に書き込み、読み出しが
できる。

【００１８】図２及び図３に優先順位判別回路０５０の
構成を示す。本実施例は、優先順位判別回路を４つの固
定優先順位判別回路４００〜４０３に分割し、４つのユ
ニットに対して自由に優先順位を設定する例で、ダイナ
ミック回路で構成している。

【００１９】図３に示すように、固定優先順位判別回路
４００は、ラッチ５００，５０１、ＡＮＤゲート５０
２，５０３、インバータ５０４〜５０６、ＰＭＯＳトラ
ンジスタ５１０〜５１２、ＮＭＯＳトランジスタ５１３
〜５１８から構成され、入力信号１４０，１４１、出力
信号１６０，１６１が入出力される。また、制御信号６
００が入力され、制御信号６１０を出力している。な
お、図中省略してあるが、４０１〜４０３も４００と同
様な構成の固定優先順位判別回路である。

【００２０】優先順位判別回路０５０は、図２に示すよ
うに、固定優先順位判別回路４００〜４０３とＮＭＯＮ
トランジスタ５５２０〜５４７から構成される。固定優
先順位判別回路の出力制御信号６１０〜６１３は、ＮＭ
ＯＳトランジスタ５２０〜５３１のゲートに接続されて
おり、これらのトランジスタは固定優先順位判別回路４
００〜４０３の入力制御部に接続されている。ＮＭＯＳ
トランジスタ５３２〜５４７のゲートは、優先順位制御
信号１８０〜１９１が接続されている。なお、図中に示
すφ１，φ２は、ハイレベルになる期間が互いに重なら
ない２相クロックである。

【００２１】次に、割り込み制御回路０１０の動作を説
明する。割り込み要求ソースからの割り込み要求信号１
２０〜１２７がアクティブとなると、フラグレジスタ１
００〜１０７内の割り込み要求レジスタがセットされ
る。割り込みレベル制御部０３０は、割り込み要求レジ
スタがセットされ、マスクレジスタがリセットされてい
るフラグレジスタ１００〜１０７の割り込みレベルレジ
スタを参照し、最も割り込みレベルの高い割り込み要求
に対する出力信号１４０〜１４７のみをアクティブとす
る。最高レベルの割り込み要求が複数存在する可能性も
あるので、さらに優先順位判別回路０５０で、優先順位
レジスタ０７０により指定された優先順位に従って、入
力信号１４０〜１４７から一つの信号を選び出し、出力
信号１６０〜１６７の内の一つの信号をアクティブにす
る。

【００２２】割り込みレベル制御部は、優先順位判別回
路０５０により選択されたフラグレジスタのデータを読
み出し、割り込みに必要な情報を内部バス１３１により
ＣＰＵに受渡し、割り込み要求出力信号１３０をアクテ
ィブとする。

【００２３】優先順位判別回路０５０の動作は、以下の
ようになる。優先順位判別回路０５０は、φ２プリチャ
ージのダイナミック回路である。固定優先順位判別回路
４００において、φ２が“１”の期間では、ＰＭＯＳト
ランジスタ５１０〜５１２がオンとなるので、接点Ａ，
Ｂ，Ｃ上のラインは電源電圧に充電され、“１”を記憶
する。φ２が“０”となると、ＮＭＯＳトランジスタ５
１５，５１８はオンとなるので、割り込み要求の入力信
号１４０，１４１及び制御信号６００の値により、接点
Ａ，Ｂ，Ｃ上の電荷は放電、あるいはそのまま保持され
る。ＡＮＤゲート５０２，５０３の出力値はφ１のタイ
ミングでラッチ５００，５０１に記憶され、出力信号１
６０，１６１を出力する。サンプリング期間中の動作を
以下に説明する。

【００２４】入力信号１４１が“１”のときは、ＮＭＯ
Ｓトランジスタ５１７，５１８がオンするので、接点Ｂ
の電荷は放電され、入力信号１４１が“０”のときは、
ＮＭＯＳトランジスタ５１６がオンとなるので、接点Ｂ
の電位は接点Ａと同電位になる。同様に、入力信号１４
０が“１”のときは、ＮＭＯＳトランジスタ５１４，５
１５がオンするので、接点Ｃの電荷は放電され、入力信
号１４０が“０”のときは、ＮＭＯＳトランジスタ５１
３がオンとなるので接点Ｃの電位は接点Ｂと同電位にな
る。

【００２５】接点Ａの電荷がＮＭＯＳトランジスタ５２
０〜５２２，５３２〜５３４，５４４により放電される
（以下、制御信号６００が“０”と表現する）とき、接
点Ａ，Ｂ，Ｃ上の電荷は、入力信号１４０，１４１の値
に関わらず放電されるため、ＡＮＤゲート５０２，５０
３の出力は“０”となる。

【００２６】接点Ａの電荷が放電されない（以下、制御
信号６００が“１”と表現する）とき、ＡＮＤゲート５
０３の出力は入力信号１４１と同値、ＡＮＤゲート５０
２の出力は入力信号１４１が“０”で１４０が“１”の
ときのみ“１”となる。これは、入力信号１４１，１４
０の順に順位付けられた優先順位判別動作である。

【００２７】以上の動作をまとめると、制御信号６００
が“１”のとき、固定優先順位判別回路４００は、入力
信号１４０，１４１に対し、１４１，１４０の順で優先
順位判別を行い、制御信号６００が“０”のときは、全
ての出力信号を“０”とする。また、インバータ５０６
は、入力信号１４０，１４１の少なくとも一つが
“１”、あるいは制御信号６００が“０”のとき“１”
を出力し、その他の場合は、“０”を出力する。

【００２８】ここで、例えば固定優先順位判別回路４０
０〜４０３の優先順位を４０１，４０３，４０２，４０
０の順にするには、優先順位レジスタ０７０を操作して
優先順位制御信号５００〜５０２，５０３〜５０５，５
０６〜５０８，５０９〜５１１をそれぞれ１１１Ｂ，０
００Ｂ，１１０Ｂ，０１０Ｂ（Ｂは２進数を表す）にす
る。このとき、ＮＭＯＳトランジスタ５３５〜５３７の
ゲート入力１８３〜１８５は全て“０”であるから、制
御信号６０１は“１”となり、固定優先順位判別回路４
０１は、入力信号１４２，１４３に対して優先順位判別
を行う。

【００２９】固定優先順位判別回路４０１の出力制御信
号６１１が接続されたトランジスタ５２２，５２７，５
３０のそれそれに縦続されたトランジスタ５３４，５３
９，５４２は優先順位制御信号１８０，１８７，１９０
によりオンとなっているので、入力信号１４２と１４３
のどちらかが“１”で、出力制御信号６１１が“１”と
なるときは、入力制御信号６００，６０２，６０３は
“０”となり、固定優先順位判別回路４００，４０２，
４０３の出力信号１６０，１６１，１６４〜１６７は全
て“０”となる。

【００３０】出力制御信号６０１が“０”のときは、固
定優先順位判別回路４０３は優先順位判別を行い、固定
優先順位判別回路４００，４０２の動作は、固定優先順
位判別回路４０３の出力制御信号６１３の値により決定
される。

【００３１】以下、同様の原理により、優先順位判別回
路０５０は、固定優先順位判別回路４０１，４０３，４
０２，４００の順に優先順位判別の動作を行う。

【００３２】このように、優先順位制御信号１８０〜１
９１を操作することにより、固定優先順位判別回路４０
０〜４０３は、ユニット単位に任意の優先順位設定が可
能となる。

【００３３】なお、本実施例では、２入力２出力の固定
優先順位判別回路が４つの場合の構成について説明した
が、固定優先順位判別回路の個数、及びその入出力数は
任意構成可能である。また、本実施例で示したダイナミ
ック回路の代わりに、スタティック回路で構成すること
も可能である。ただし、固定優先順位判別回路の入出力
数が多いときには、本実施例で示したダイナミック回路
で構成した方が、チップ占有面積、動作速度といった点
で効果的である。

【００３４】更に、本発明では優先順位レジスタ０７０
を電気的書き込み、消去可能なＰＲＯＭで構成したもの
でも可能であり、この場合、チップ占有面積を小さくす
ることができ、同時に、第１の実施例と同様に、優先順
位判別回路０５０の優先順位をユニット単位に任意に設
定可能である。

【００３５】

【発明の効果】本発明の割り込み制御回路は、レジスタ
により同レベルの割り込み要求の優先順位をユニット単
位に任意に設定可能であるため、ユーザの要求や様々な
アプリケーションに適した非常に応用範囲の広い割り込
み制御が可能である。また、本実施例で示した優先順位
判別回路は、チップ占有面積を小さくできるようにダイ
ナミック回路で構成されており、さらに、優先順位レジ
スタをＲＯＭ化することにより一層の小型化が可能とな
るので、製造コストを下げることが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例の割り込み制御回路を示す回
路図である。

【図２】図１で使用する固定優先順位判別回路を示す回
路図である。

【図３】図２に示す判別回路の具体的回路構成を示す回
路図である。

【図４】従来例の割り込み制御回路を示す回路図であ
る。

【図５】従来例で使用された優先順位制御回路を示す回
路図である。

【符号の説明】

０１０，０２０割り込み制御回路０３０，０４０優先順位制御回路０５０，０６０優先順位判別回路０７０優先順位レジスタ１００〜１０７フラグレジスタ１２０〜１２７，１４０〜１４７割り込み要求入力
信号１３０，１６０〜１６７割り込み要求出力信号１３１内部バス１８０〜１９１優先順位制御信号４００〜４０３固定優先順位判別回路５００，５０１ラッチ回路５１０〜５１２ＰＭＯＳトランジスタ５１３〜５１８，５２０〜５４７ＮＭＯＳトランジ
スタ５０２，５０３，８４０〜８４７ＡＮＤゲート５０４〜５０６，８６０〜８６６インバータ

Claims

【特許請求の範囲】

【請求項１】周辺装置からの各種割り込み要求信号を
受信する割り込み検出回路と、前記割り込み検出回路に
より受信された複数の割り込み要求の中から割り込み受
付レベルに従って割り込み要求を選択する割り込みレベ
ル制御回路と、処理優先順位を指定する優先順位指定レ
ジスタと、前記割り込みレベル制御回路により選択され
た同レベルの割り込み要求を入力し前記優先順位指定レ
ジスタの値に応じて最高順位の割り込み処理要求を決定
する手段とを有することを特徴とする割り込み制御回
路。
【請求項２】前記割り込み優先順位指定レジスタを電
気的に書き込み及び消去可能なＲＯＭで構成することを
特徴とする請求項１記載の割り込み制御回路。