JPH02202634A - マイクロコンピュータの割り込み優先順位設定回路 - Google Patents
マイクロコンピュータの割り込み優先順位設定回路Info
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- JPH02202634A JPH02202634A JP2293289A JP2293289A JPH02202634A JP H02202634 A JPH02202634 A JP H02202634A JP 2293289 A JP2293289 A JP 2293289A JP 2293289 A JP2293289 A JP 2293289A JP H02202634 A JPH02202634 A JP H02202634A
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- 238000001514 detection method Methods 0.000 claims description 3
- 101710092886 Integrator complex subunit 3 Proteins 0.000 description 14
- 102100025254 Neurogenic locus notch homolog protein 4 Human genes 0.000 description 14
- 238000000034 method Methods 0.000 description 10
- 101710092887 Integrator complex subunit 4 Proteins 0.000 description 8
- 102100037075 Proto-oncogene Wnt-3 Human genes 0.000 description 8
- 102100028043 Fibroblast growth factor 3 Human genes 0.000 description 5
- 108050002021 Integrator complex subunit 2 Proteins 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 101100446506 Mus musculus Fgf3 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、複数の割り込み要求信号が同時に発生するこ
とによって多重割り込み処理を実行する際、これ等の各
割り込み要求信号に対応する各割り込み処理を希望の優
先順位で実行できる様に、各割り込み処理の優先順位を
任意に設定可能とした、マイクロコンピュータの割り込
み優先順位設定回路に関するものである。
とによって多重割り込み処理を実行する際、これ等の各
割り込み要求信号に対応する各割り込み処理を希望の優
先順位で実行できる様に、各割り込み処理の優先順位を
任意に設定可能とした、マイクロコンピュータの割り込
み優先順位設定回路に関するものである。
（ロ）従来の技術
一般に、マイクロコンピュータにおいて、メインプログ
ラム処理中に、割り込み要求は、しばしば発生するもの
である。特に、複数の割り込み要求（例えば、外部割り
込み要求、タイマ割り込み要求、Ａ／Ｄ割り込み要求等
）が同時に発生することもしばしばある。
ラム処理中に、割り込み要求は、しばしば発生するもの
である。特に、複数の割り込み要求（例えば、外部割り
込み要求、タイマ割り込み要求、Ａ／Ｄ割り込み要求等
）が同時に発生することもしばしばある。
ここで、メインプログラム処理中に、複数の割り込み要
求が同時に発生した場合、従来は、予め固定された優先
順位で割り込み要求信号を発生させ、この優先順に発生
した各割り込み要求信号に基づいて割り込み処理をネス
ティングさせており、これより多重割り込み処理を実行
していた。
求が同時に発生した場合、従来は、予め固定された優先
順位で割り込み要求信号を発生させ、この優先順に発生
した各割り込み要求信号に基づいて割り込み処理をネス
ティングさせており、これより多重割り込み処理を実行
していた。
（ハ）発明が解決しようとした課題
しかしながら前記従来の技術において、複数の割り込み
要求が同時に発生した際における、各割り込み要求の優
先順位は予め固定されてしまっていることから、これ等
各割り込み要求の優先順位を、その都度の目的に応じて
変更することができない問題点があった。また、前記各
割り込み要求の優先順位を変更するための回路を設けよ
うとしたと、従来では回路規模が大きくなってチップ自
体が大型化してしまう問題点があった。特に、ｎ（ｎ≧
２．ｎ：自然数）種類の割り込み要求に基づく割り込み
処理を、メインプログラム処理中にネスティングさせる
場合、ｎ種類の割り込み処理への優先順位のつけ方は全
部でｎ！通り存在することになる。つまりメインプログ
ラムにネスティングさせる割り込み処理数が多い程、チ
ップの大型化は顕著であった。更に上記の複数の割り込
み処理への優先順位の割り当てを、プログラム制御によ
って行なった場合、プログラムステップ数が多くなって
プログラム処理が煩雑になる問題点があった。
要求が同時に発生した際における、各割り込み要求の優
先順位は予め固定されてしまっていることから、これ等
各割り込み要求の優先順位を、その都度の目的に応じて
変更することができない問題点があった。また、前記各
割り込み要求の優先順位を変更するための回路を設けよ
うとしたと、従来では回路規模が大きくなってチップ自
体が大型化してしまう問題点があった。特に、ｎ（ｎ≧
２．ｎ：自然数）種類の割り込み要求に基づく割り込み
処理を、メインプログラム処理中にネスティングさせる
場合、ｎ種類の割り込み処理への優先順位のつけ方は全
部でｎ！通り存在することになる。つまりメインプログ
ラムにネスティングさせる割り込み処理数が多い程、チ
ップの大型化は顕著であった。更に上記の複数の割り込
み処理への優先順位の割り当てを、プログラム制御によ
って行なった場合、プログラムステップ数が多くなって
プログラム処理が煩雑になる問題点があった。
（ニ）課題を解決するための手段
本発明は、前記問題点を解決するために為されたもので
あり、複数の割り込み要求信号の同時発生に基づいて多
重割り込み処理を実行する際、複数の前記各割り込み要
求信号に対応する各割り込み処理を所定の優先順位で実
行すべく、前記各割り込み処理の優先順位を設定可能な
、マイクロコンピュータの割り込み優先順位設定回路に
おいて、 前記各割り込み処理の優先順位を設定する為の優先順位
設定データがプリセットされるべく、前記各割り込み要
求信号に対応して設けられた複数の所定ビットの優先順
位設定レジスタと、前記優先順位設定レジスタを構成す
る各ビット毎に接続され、前記各割り込み要求信号にて
制御されることによって、前記各優先順位設定レジスタ
から前記各優先順位設定データを出力させる複数のスイ
ッチ回路と、 前記各優先順位段゛定しジスタ間における各対応ビット
出力の論理和が、前記スイッチ回路を介して、その時点
で最優先すべき割り込み処理の為の優先順位設定データ
としてプリセットされる、前記各優先順位設定レジスタ
と同一ビットの優先順位決定レジスタと、 前記優先順位決定レジスタの各ビット出力に対して、前
記スイッチ回路を介した前記各優先順位設定レジスタ毎
の対応ビット出力を一致比較し、−数比較出力に基づい
て所定の前記割り込み要求信号の通過を許可すべく、前
記各優先順位設定レジスタに対応して設けられた複数の
一致検出回路とを備え、 前記各割り込み要求信号の通過順位を前記各一致検出回
路で制御することによって、前記各割り込み要求信号に
対応する割り込み処理を所定の優先順位に設定するもの
である。
あり、複数の割り込み要求信号の同時発生に基づいて多
重割り込み処理を実行する際、複数の前記各割り込み要
求信号に対応する各割り込み処理を所定の優先順位で実
行すべく、前記各割り込み処理の優先順位を設定可能な
、マイクロコンピュータの割り込み優先順位設定回路に
おいて、 前記各割り込み処理の優先順位を設定する為の優先順位
設定データがプリセットされるべく、前記各割り込み要
求信号に対応して設けられた複数の所定ビットの優先順
位設定レジスタと、前記優先順位設定レジスタを構成す
る各ビット毎に接続され、前記各割り込み要求信号にて
制御されることによって、前記各優先順位設定レジスタ
から前記各優先順位設定データを出力させる複数のスイ
ッチ回路と、 前記各優先順位段゛定しジスタ間における各対応ビット
出力の論理和が、前記スイッチ回路を介して、その時点
で最優先すべき割り込み処理の為の優先順位設定データ
としてプリセットされる、前記各優先順位設定レジスタ
と同一ビットの優先順位決定レジスタと、 前記優先順位決定レジスタの各ビット出力に対して、前
記スイッチ回路を介した前記各優先順位設定レジスタ毎
の対応ビット出力を一致比較し、−数比較出力に基づい
て所定の前記割り込み要求信号の通過を許可すべく、前
記各優先順位設定レジスタに対応して設けられた複数の
一致検出回路とを備え、 前記各割り込み要求信号の通過順位を前記各一致検出回
路で制御することによって、前記各割り込み要求信号に
対応する割り込み処理を所定の優先順位に設定するもの
である。
（＊）作用
本発明は、マイクロコンビエータの割り込み優先順位設
定回路であり、以下に示す作用を持つ。
定回路であり、以下に示す作用を持つ。
即ち前記（ニ）項記載の構成において、まず複数の優先
順位設定レジスタの夫々に優先順位設定データを予めプ
リセットした状態で、複数の割り込み要求信号が同時に
発生すると、全優先順位設定レジスタの各ビット出力に
接続されたスイッチ回路が全てオンし、各優先順位設定
レジスタ間の各対応ビットから出力されるデータの論理
和が、優先順位決定レジスタの対応ビットにプリセット
される。つまり、この時点で、最優先すべき割り込み処
理の為の優先順位設定データが該優先順位決定レジスタ
に再度プリセットされた形となるのである。これより、
該優先順位決定レジスタにプリセットされた各ビット出
力と、各優先順位設定レジスタの対応ビット出力とが、
各一致比較回路によって比較され、最優先すべき割り込
み要求信号が所定の一致比較回路を介して通過を許可さ
れるのである。そして、この割り込み要求信号に対応す
る割り込み処理がメインプログラム処理中に実行される
のである。
順位設定レジスタの夫々に優先順位設定データを予めプ
リセットした状態で、複数の割り込み要求信号が同時に
発生すると、全優先順位設定レジスタの各ビット出力に
接続されたスイッチ回路が全てオンし、各優先順位設定
レジスタ間の各対応ビットから出力されるデータの論理
和が、優先順位決定レジスタの対応ビットにプリセット
される。つまり、この時点で、最優先すべき割り込み処
理の為の優先順位設定データが該優先順位決定レジスタ
に再度プリセットされた形となるのである。これより、
該優先順位決定レジスタにプリセットされた各ビット出
力と、各優先順位設定レジスタの対応ビット出力とが、
各一致比較回路によって比較され、最優先すべき割り込
み要求信号が所定の一致比較回路を介して通過を許可さ
れるのである。そして、この割り込み要求信号に対応す
る割り込み処理がメインプログラム処理中に実行される
のである。
ここで最優先すべき割り込み要求信号に基づく割り込み
処理が実行されると、該割り込み要求信号の発生は禁止
される為、今度は、次に優先すべき割り込み処理の為の
優先順位設定データが優先順位決定レジスタにプリセッ
トされることになる。このプリセット動作は、各割り込
み処理が実行される度に行なわれる。従って、上記の如
く、各一致比較回路による一致比較動作を順次行なうこ
とにより、メインプログラム処理中に、複数の割り込み
処理がネスティングされ、よって、多量割り込み処理が
なされることになる。
処理が実行されると、該割り込み要求信号の発生は禁止
される為、今度は、次に優先すべき割り込み処理の為の
優先順位設定データが優先順位決定レジスタにプリセッ
トされることになる。このプリセット動作は、各割り込
み処理が実行される度に行なわれる。従って、上記の如
く、各一致比較回路による一致比較動作を順次行なうこ
とにより、メインプログラム処理中に、複数の割り込み
処理がネスティングされ、よって、多量割り込み処理が
なされることになる。
以上より、複数の割り込み要求信号が同時に発生した際
において、これ等の割り込み要求信号に基づく割り込み
処理に優先順位を割り当てる為の本発明の構成は、簡単
なロジックで構成できてしまうことになる。
において、これ等の割り込み要求信号に基づく割り込み
処理に優先順位を割り当てる為の本発明の構成は、簡単
なロジックで構成できてしまうことになる。
（へ）実施例
本発明の詳細を図示の実施例により具体的に説明する。
図面は、本発明のマイクロコンピュータの割り込み優先
順位設定回路を示す回路図であり、詳しくは、５種類の
割り込み要求信号ＩＮＴＯ，ｌＮＴｌ 、Ｉ ＮＴ２
、ＩＮＴ３ 、夏ＮＴ４に基づいてメインプログラム処
理中に５重の割り込み処理をネスティグさせる一例を示
す回路図である。
順位設定回路を示す回路図であり、詳しくは、５種類の
割り込み要求信号ＩＮＴＯ，ｌＮＴｌ 、Ｉ ＮＴ２
、ＩＮＴ３ 、夏ＮＴ４に基づいてメインプログラム処
理中に５重の割り込み処理をネスティグさせる一例を示
す回路図である。
図面について、符号及び構成を説明すると、（１−１）
〜（１−５）は１ビツトのプラグレジスタであり、これ
等のフラグレジスタ（１−１）〜（１−５）には夫々前
記割り込み要求信号ＩＮＴＯ、ｌＮＴｌ 、ＩＮＴ２、
ＩＮＴ３．ＩＮＴ４がプリセットされる。（２−１）〜
（２−５）は４ビツト構成のシフトレジスタ（優先順位
設定レジスタ）であり、これ等のシフトレジスタ（２−
１）〜（２−５）には、夫々前記割り込み要求信号ＩＮ
ＴＯ、ｌＮＴｌ 、ＩＮＴ２ 、ＩＮＴ３ 。
〜（１−５）は１ビツトのプラグレジスタであり、これ
等のフラグレジスタ（１−１）〜（１−５）には夫々前
記割り込み要求信号ＩＮＴＯ、ｌＮＴｌ 、ＩＮＴ２、
ＩＮＴ３．ＩＮＴ４がプリセットされる。（２−１）〜
（２−５）は４ビツト構成のシフトレジスタ（優先順位
設定レジスタ）であり、これ等のシフトレジスタ（２−
１）〜（２−５）には、夫々前記割り込み要求信号ＩＮ
ＴＯ、ｌＮＴｌ 、ＩＮＴ２ 、ＩＮＴ３ 。
ＩＮＴ４に基づく割り込み処理の実行優先順位を示す４
ビツトの優先順位設定データがデータバス（３）からパ
ラレルにプリセットされる。ここで、前記割り込み処理
に１〜５番目までの優先順位を割り当てるには、５種類
の優先順位設定データが必要となる為、本実施例におい
ては、１〜５番目の優先順位を示す優先順位設定データ
を、夫々’１１１１Ｊ、’０１１１．．’００１１．。
ビツトの優先順位設定データがデータバス（３）からパ
ラレルにプリセットされる。ここで、前記割り込み処理
に１〜５番目までの優先順位を割り当てるには、５種類
の優先順位設定データが必要となる為、本実施例におい
ては、１〜５番目の優先順位を示す優先順位設定データ
を、夫々’１１１１Ｊ、’０１１１．．’００１１．。
’０ＯＯＩＪ、’０Ｏ００」と定めておく−（４−１ａ
）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ）
、 （４−３ａ）〜（４−３ｄ） 、 （４−４ａ）〜
（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）はＮチ
ャンネル型ＭＯ８−ＦＥＴ（スイッチ回路を示し、以下
Ｎ−ＭＯ８と称す）であり、これ等のＮ−ＭＯＳ （４
（ａ）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ
） 、 （４−３ａ） 〜（４−３ｄ） 、 （４−４
ａ）〜（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）
のドレイン・ソース路の一端は、前記各シフトレジスタ
（２−１）〜（２−５）を構成する各ビット出力と接続
されており、前記Ｎ −Ｍ ＯＳ （４−１ａ）〜（４
−１ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４
−３ａ）〜（４−３ｄ） 、 （４−４ｇ）〜（４−４
ｄ） 、 （４−５ａ）〜（４−５ｄ）のゲートには、
夫々前記割り込み要求信号ＩＮＴＯ，ｌＮＴｌ 、ＩＮ
Ｔ２．ＩＮＴ３、ＩＮＴ４が印加される。
）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ）
、 （４−３ａ）〜（４−３ｄ） 、 （４−４ａ）〜
（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）はＮチ
ャンネル型ＭＯ８−ＦＥＴ（スイッチ回路を示し、以下
Ｎ−ＭＯ８と称す）であり、これ等のＮ−ＭＯＳ （４
（ａ）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ
） 、 （４−３ａ） 〜（４−３ｄ） 、 （４−４
ａ）〜（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）
のドレイン・ソース路の一端は、前記各シフトレジスタ
（２−１）〜（２−５）を構成する各ビット出力と接続
されており、前記Ｎ −Ｍ ＯＳ （４−１ａ）〜（４
−１ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４
−３ａ）〜（４−３ｄ） 、 （４−４ｇ）〜（４−４
ｄ） 、 （４−５ａ）〜（４−５ｄ）のゲートには、
夫々前記割り込み要求信号ＩＮＴＯ，ｌＮＴｌ 、ＩＮ
Ｔ２．ＩＮＴ３、ＩＮＴ４が印加される。
（５）は４ビツト構成のシフトレジスタ（優先順位決定
レジスタ）であり、該シフトレジスタ（５）の図面にお
ける上位１段目のビットには、前記シフトレジスタ（２
−１）〜（２−５）の図面における各上位１段目のビッ
ト出力のワイヤーＦＯＲがプリセットされる様になって
おり、上記の如くして、該シフトレジスタ（５〉の各ビ
ットには、夫々前記シフトレジスタ（２−１）〜（２−
５）間における各対応ビット出力のワイヤーＦＯＲがプ
リセットされることになる。つまり、該シフトレジスタ
（５）には、その時点で最優先すべき割り込み処理の為
の優先順位設定データがプリセットされるのである。
レジスタ）であり、該シフトレジスタ（５）の図面にお
ける上位１段目のビットには、前記シフトレジスタ（２
−１）〜（２−５）の図面における各上位１段目のビッ
ト出力のワイヤーＦＯＲがプリセットされる様になって
おり、上記の如くして、該シフトレジスタ（５〉の各ビ
ットには、夫々前記シフトレジスタ（２−１）〜（２−
５）間における各対応ビット出力のワイヤーＦＯＲがプ
リセットされることになる。つまり、該シフトレジスタ
（５）には、その時点で最優先すべき割り込み処理の為
の優先順位設定データがプリセットされるのである。
−点鎖線の（６−１）〜（６−５）は一致比較回路であ
り、該一致比較回路（６−１）〜（６−５）は夫々前記
シフトレジスタ（２−１）〜（２−５）に対応する。前
記各一致比較回路（６−１） 〜（６−５）は、４個（
７）ＥＸＯＲゲート（７−ａ） 〜（７−ｄ）と、該Ｅ
ＸＯＲゲート（７−ａ） 〜（７−ｄ）出力が印加され
るＮＯＲゲート（８）と、該ＮＯＲゲート（８）出力が
印加されるＡＮＤゲート（９）を含んで構成されている
。そして前記各一致比較回路（６−１）〜（６−５）内
部における前記ＥＸＯＲゲート（７−ａ）〜（７−ｄ）
の一方の入力端子は、夫々前記Ｎ−ＭＯＳ （４−１ａ
）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ）
、 （４−３ａ）〜（４−３ｄ） 、 （４−４ａ）〜
（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）のドレ
イン・ソース路の他端と接続されており、且つ前記各一
致比較回路（６−１）〜（６−５）内部における前記Ｅ
ＸＯＲゲート（７−ａ） 〜（７−ｄ）の他方の入力端
子には、前記シフトレジスタ（５）の各ビット出力が共
通印加される。更に前記各一致比較回路（６−１）〜（
６−５）内部のＡＮＤゲート（９）の一方の入力端子に
は、夫々前記フラグレジスタ（１−１）〜（１−５）の
プリセット内容が印加詐れる様になっている。つまり、
前記各一致比較回路（６−１）〜（６−５）内部のＥＸ
ＯＲゲート（７−ａ）〜（７−ｄ）には、前記シフトレ
ジスタ（２−１）〜（２−５）にプリセットされている
優先順位設定データの何れかが前記シフトレジスタ（５
）から共通印加されていることから、前記一致比較回路
（６−１）〜（６−５）の何れか一つにおけるＡＮＤゲ
ート（９）が入力通過状態となり、該ＡＮＤゲート（９
〉に印加されている所定の割り込み要求信号が該ＡＮＤ
ゲート（９）からの通過を許可きれる様に制御されるの
である。そして、該所定の割り込み要求信号が割り込み
制御回路（図示せず）に印加されることにより、メイン
プログラム処理中に割り込み処理が実行されるのである
。
り、該一致比較回路（６−１）〜（６−５）は夫々前記
シフトレジスタ（２−１）〜（２−５）に対応する。前
記各一致比較回路（６−１） 〜（６−５）は、４個（
７）ＥＸＯＲゲート（７−ａ） 〜（７−ｄ）と、該Ｅ
ＸＯＲゲート（７−ａ） 〜（７−ｄ）出力が印加され
るＮＯＲゲート（８）と、該ＮＯＲゲート（８）出力が
印加されるＡＮＤゲート（９）を含んで構成されている
。そして前記各一致比較回路（６−１）〜（６−５）内
部における前記ＥＸＯＲゲート（７−ａ）〜（７−ｄ）
の一方の入力端子は、夫々前記Ｎ−ＭＯＳ （４−１ａ
）〜（４−１ｄ） 、 （４−２ａ）〜（４−２ｄ）
、 （４−３ａ）〜（４−３ｄ） 、 （４−４ａ）〜
（４−４ｄ） 、 （４−５ａ）〜（４−５ｄ）のドレ
イン・ソース路の他端と接続されており、且つ前記各一
致比較回路（６−１）〜（６−５）内部における前記Ｅ
ＸＯＲゲート（７−ａ） 〜（７−ｄ）の他方の入力端
子には、前記シフトレジスタ（５）の各ビット出力が共
通印加される。更に前記各一致比較回路（６−１）〜（
６−５）内部のＡＮＤゲート（９）の一方の入力端子に
は、夫々前記フラグレジスタ（１−１）〜（１−５）の
プリセット内容が印加詐れる様になっている。つまり、
前記各一致比較回路（６−１）〜（６−５）内部のＥＸ
ＯＲゲート（７−ａ）〜（７−ｄ）には、前記シフトレ
ジスタ（２−１）〜（２−５）にプリセットされている
優先順位設定データの何れかが前記シフトレジスタ（５
）から共通印加されていることから、前記一致比較回路
（６−１）〜（６−５）の何れか一つにおけるＡＮＤゲ
ート（９）が入力通過状態となり、該ＡＮＤゲート（９
〉に印加されている所定の割り込み要求信号が該ＡＮＤ
ゲート（９）からの通過を許可きれる様に制御されるの
である。そして、該所定の割り込み要求信号が割り込み
制御回路（図示せず）に印加されることにより、メイン
プログラム処理中に割り込み処理が実行されるのである
。
以上の構成を基に、図面の動作を具体例を用いて説明す
る。
る。
割り込み要求信号ＩＮＴＯ−ＩＮＴ４が同時に発生した
際、例えば割り込み要求信号ＩＮＴ３゜Ｉ ＮＴ２ 、
ＩＮＴ４ 、ＩＮＴＯ、ｌＮＴｌの順に割り込み処理を
優先して実行し、こうしてメインプログラム処理中に５
種類の割り込み処理をネスティングさせて多重割り込み
処理したい場合、プログラム処理によって、シフトレジ
スタ（２−１）〜（２−５）に夫々優先順位設定データ
’０００１．。
際、例えば割り込み要求信号ＩＮＴ３゜Ｉ ＮＴ２ 、
ＩＮＴ４ 、ＩＮＴＯ、ｌＮＴｌの順に割り込み処理を
優先して実行し、こうしてメインプログラム処理中に５
種類の割り込み処理をネスティングさせて多重割り込み
処理したい場合、プログラム処理によって、シフトレジ
スタ（２−１）〜（２−５）に夫々優先順位設定データ
’０００１．。
’００００Ｊ、’０ＩＩＩＪ、’１１１１．。
’ ００１１ 、’を予めプリセットしておく。
そしてマイクロコンピュータ等において、メインプログ
ラム処理中、マイクロコンピュータ内部で種々の割り込
み要因が生じ、例えば５種類の割り込み要求信号ＩＮＴ
Ｏ−ＩＮＴ４が同時に発生した場合、「１」の各割り込
み要求信号ＩＮＴＯ〜ＩＮＴ４はプラグレジスタ（１−
１）〜（１−５）に−旦ブリセットされ、これ等のフラ
グレジスタ（１−１）〜（１−５）のフラグ内容「１」
によって、夫々Ｎ−Ｍ ＯＳ （４−１ａ）〜（４−１
ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４−３
ａ）〜（４−３ｄ） 、 （４−４ａ）〜（４−４ｄ）
、 （４−５ａ）〜（４−５ｄ）は全てオンする。こ
れより、シフトレジスタ（２−１）〜（２−５）の各ビ
ット内容は、夫々全Ｎ−ＭＯ８（４−Ｌａ）〜（４−１
ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４−３
ａ）〜（４−３ｄ） 。
ラム処理中、マイクロコンピュータ内部で種々の割り込
み要因が生じ、例えば５種類の割り込み要求信号ＩＮＴ
Ｏ−ＩＮＴ４が同時に発生した場合、「１」の各割り込
み要求信号ＩＮＴＯ〜ＩＮＴ４はプラグレジスタ（１−
１）〜（１−５）に−旦ブリセットされ、これ等のフラ
グレジスタ（１−１）〜（１−５）のフラグ内容「１」
によって、夫々Ｎ−Ｍ ＯＳ （４−１ａ）〜（４−１
ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４−３
ａ）〜（４−３ｄ） 、 （４−４ａ）〜（４−４ｄ）
、 （４−５ａ）〜（４−５ｄ）は全てオンする。こ
れより、シフトレジスタ（２−１）〜（２−５）の各ビ
ット内容は、夫々全Ｎ−ＭＯ８（４−Ｌａ）〜（４−１
ｄ） 、 （４−２ａ）〜（４−２ｄ） 、 （４−３
ａ）〜（４−３ｄ） 。
（４−４ａ）〜（４−４ｄ） 、 （４−５ａ）〜（４
−５ｄ）を介して出力されることになり、詳しくは各シ
フトレジスタ（２−１）〜（２−５）間における対応ビ
ット出力のワイヤードＯＲが、シフトレジスタ（５）の
各ビットにプリセットされることになる。つまり、この
時、一番最初に割り込み処理する為の優先順位設定デー
タ、即ちシフトレジスタ（２−４）にプリセットされて
いた優先順位設定データ’ＩＩＩＩＪがシフトレジスタ
（５）に再度プリセットされた形となる。
−５ｄ）を介して出力されることになり、詳しくは各シ
フトレジスタ（２−１）〜（２−５）間における対応ビ
ット出力のワイヤードＯＲが、シフトレジスタ（５）の
各ビットにプリセットされることになる。つまり、この
時、一番最初に割り込み処理する為の優先順位設定デー
タ、即ちシフトレジスタ（２−４）にプリセットされて
いた優先順位設定データ’ＩＩＩＩＪがシフトレジスタ
（５）に再度プリセットされた形となる。
従って、一致比較回路（６−４）内部のＥＸＯＲゲート
（７−ａ）〜（７−ｄ）の各２人力のみが全て等しくな
り、割り込み要求信号ＩＮＴ３がＡＮＤゲート（９）を
介して一番最初に出力されることになる。
（７−ａ）〜（７−ｄ）の各２人力のみが全て等しくな
り、割り込み要求信号ＩＮＴ３がＡＮＤゲート（９）を
介して一番最初に出力されることになる。
この割り込み要求信号ＩＮＴ３は割り込み制御回路に印
加きれ、メインプログラム処理中に、割り込み要求信号
ＩＮＴ３に基づく割り込み処理が実行されることになる
。尚、割り込み要求信号ＩＮＴ３に基づく割り込み処理
が実行開始されると、該割り込み要求信号ＩＮＴ３は発
生しなくなり、フラグレジスタ（１−４）のフラグ内容
がｒＯ」となり１、Ｎ −Ｍ ＯＳ （４−４ａ）〜（
４−４ｄ）はオフする。
加きれ、メインプログラム処理中に、割り込み要求信号
ＩＮＴ３に基づく割り込み処理が実行されることになる
。尚、割り込み要求信号ＩＮＴ３に基づく割り込み処理
が実行開始されると、該割り込み要求信号ＩＮＴ３は発
生しなくなり、フラグレジスタ（１−４）のフラグ内容
がｒＯ」となり１、Ｎ −Ｍ ＯＳ （４−４ａ）〜（
４−４ｄ）はオフする。
すると、割り込み要求信号ＩＮＴＯ，ｌＮＴ１、ＩＮＴ
２．ＩＮＴ４は未だ発生状態にあることから、今度はシ
フトレジスタ（５）には「１１１１」に代わって優先順
位設定データ’ｏｔｉｔ。
２．ＩＮＴ４は未だ発生状態にあることから、今度はシ
フトレジスタ（５）には「１１１１」に代わって優先順
位設定データ’ｏｔｉｔ。
がプリセットされた形となる。従って、一致比較回路（
６−３）内部のＡＮＤゲート（９）からは、割り込み要
求信号ＩＮＴ２が出力されることになり、この割り込み
要求信号ＩＮＴ２は割り込み制御回路に印加され、これ
より割り込み要求信号ＩＮＴ３に基づく割り込み処理中
に、割り込み要求信号１ＮＴ２に基づく割り込み処理が
ネスティングされることになる。
６−３）内部のＡＮＤゲート（９）からは、割り込み要
求信号ＩＮＴ２が出力されることになり、この割り込み
要求信号ＩＮＴ２は割り込み制御回路に印加され、これ
より割り込み要求信号ＩＮＴ３に基づく割り込み処理中
に、割り込み要求信号１ＮＴ２に基づく割り込み処理が
ネスティングされることになる。
以上の如くして、割り込み要求信号がＩＮＴ３、ＩＮＴ
２．ＩＮＴ４．ＩＮＴＯ，ｌＮＴｌの順で夫々一致比較
回路（６−４）（６−３）（６−５）（６−１）（６−
２）から出力され、これ等割り込み要求信号ＩＮＴ３
、ＩＮＴ２．ＩＮＴ４．ＩＮＴＯ，ｌＮＴｌに基づく割
り込み処理が、メインプログラム処理中に５重にネステ
ィングされて処理されたことになる。
２．ＩＮＴ４．ＩＮＴＯ，ｌＮＴｌの順で夫々一致比較
回路（６−４）（６−３）（６−５）（６−１）（６−
２）から出力され、これ等割り込み要求信号ＩＮＴ３
、ＩＮＴ２．ＩＮＴ４．ＩＮＴＯ，ｌＮＴｌに基づく割
り込み処理が、メインプログラム処理中に５重にネステ
ィングされて処理されたことになる。
以上より、メインプログラム処理中における多重割り込
みの為の構成は、簡単なロジック程度でよく、よって、
プログラム処理も極力少なくて済むことから、プログラ
ム制御は簡単でよく、更に回路構成が簡単で済むことか
ら、チップの小型化に貢献できることになる。
みの為の構成は、簡単なロジック程度でよく、よって、
プログラム処理も極力少なくて済むことから、プログラ
ム制御は簡単でよく、更に回路構成が簡単で済むことか
ら、チップの小型化に貢献できることになる。
（ト）発明の効果
本発明によれば、複数の割り込み要求信号の同時発生に
基づいて多重割り込み処理を実行する為の構成が簡単な
ロジックでよく、これより、プログラム処理が極力少な
くて済むことから、プログラム制御が簡単となり、更に
回路構成の簡単化に基づいてチップを小型化できる等の
利点が得られる。
基づいて多重割り込み処理を実行する為の構成が簡単な
ロジックでよく、これより、プログラム処理が極力少な
くて済むことから、プログラム制御が簡単となり、更に
回路構成の簡単化に基づいてチップを小型化できる等の
利点が得られる。
図面は本発明のマイクロコンピュータの割り込み優先順
位設定回路を示す回路図である。 （２−１）〜（２−５） 、 （５）・・・シフトレジ
スタ、 （４−１ａ）〜（４−１ｄ） 、 （４−２ａ
）〜（４−２ｄ） 、 （４−３ａ）〜（４−３ｄ）
。 （４−４ａ）〜（４−４ｄ） 、 （４−５ａ）〜（４
−５ｄ）・・・Ｎ −Ｍ ＯＳ 。 （６−１）〜（６−５）・・・一致比較回路。
位設定回路を示す回路図である。 （２−１）〜（２−５） 、 （５）・・・シフトレジ
スタ、 （４−１ａ）〜（４−１ｄ） 、 （４−２ａ
）〜（４−２ｄ） 、 （４−３ａ）〜（４−３ｄ）
。 （４−４ａ）〜（４−４ｄ） 、 （４−５ａ）〜（４
−５ｄ）・・・Ｎ −Ｍ ＯＳ 。 （６−１）〜（６−５）・・・一致比較回路。
Claims (2)
- （１）複数の割り込み要求信号の同時発生に基づいて多
重割り込み処理を実行する際、複数の前記各割り込み要
求信号に対応する各割り込み処理を所定の優先順位で実
行すべく、前記各割り込み処理の優先順位を設定可能な
、マイクロコンピュータの割り込み優先順位設定回路に
おいて、 前記各割り込み処理の優先順位を設定する為の優先順位
設定データがプリセットされるべく、前記各割り込み要
求信号に対応して設けられた複数の所定ビットの優先順
位設定レジスタと、 前記優先順位設定レジスタを構成する各ビット毎に接続
され、前記各割り込み要求信号にて制御されることによ
って、前記各優先順位設定レジスタから前記各優先順位
設定データを出力させる複数のスイッチ回路と、 前記各優先順位設定レジスタ間における各対応ビット出
力の論理和が、前記スイッチ回路を介して、その時点で
最優先すべき割り込み処理の為の優先順位設定データと
してプリセットされる、前記各優先順位設定レジスタと
同一ビットの優先順位決定レジスタと、 前記優先順位決定レジスタの各ビット出力に対して、前
記スイッチ回路を介した前記各優先順位設定レジスタ毎
の対応ビット出力を一致比較し、一致比較出力に基づい
て所定の前記割り込み要求信号の通過を許可すべく、前
記各優先順位設定レジスタに対応して設けられた複数の
一致検出回路とを備え、 前記各割り込み要求信号の通過順位を前記各一致検出回
路で制御することによって、前記各割り込み要求信号に
対応する割り込み処理を所定の優先順位に設定すること
を特徴としたマイクロコンピュータの割り込み優先順位
設定回路。 - （２）前記各一致比較回路は、前記優先順位決定レジス
タの各ビット出力に対して、前記各優先順位設定レジス
タ毎の対応ビット出力を一致比較すべく、前記優先順位
設定レジスタの各ビットに対応してＥＸＯＲゲートを備
えて成ることを特徴とした請求項（１）記載のマイクロ
コンピュータの割り込み優先順位設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293289A JPH02202634A (ja) | 1989-01-31 | 1989-01-31 | マイクロコンピュータの割り込み優先順位設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2293289A JPH02202634A (ja) | 1989-01-31 | 1989-01-31 | マイクロコンピュータの割り込み優先順位設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202634A true JPH02202634A (ja) | 1990-08-10 |
Family
ID=12096405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2293289A Pending JPH02202634A (ja) | 1989-01-31 | 1989-01-31 | マイクロコンピュータの割り込み優先順位設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512180A (ja) * | 1991-07-04 | 1993-01-22 | Nec Corp | 割り込み制御回路 |
-
1989
- 1989-01-31 JP JP2293289A patent/JPH02202634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512180A (ja) * | 1991-07-04 | 1993-01-22 | Nec Corp | 割り込み制御回路 |
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