JPS62209626A - 割り込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発す１はＰＯＳシステム等に用いられる割り込み制
御方式に関する。・ ［発明の概要Ｊ この発明は複数の割り込み信号が同時に発生された際に
予め設定されている優先順位にしたがって割り込み処理
を実行する場合に、１；ｌり込み処理を実行した優先順
位が上位のものを下位に変更してその優先度を落すこと
により、複数の割り込み処理を均等に実行することがで
きるようにしたものである。

「従来の技術」 従来、複数台のＰＯＳターミナルがインラインを介して
ＰＯＳコントローラに接続されているＰＯＳシステムに
おいては、ｐｏｓコントローラに複数台のＰＯＳターミ
ナルから割り込みが同時に発生すると、予め設定されて
いる優先順位にしたがってそれらの割り込み処理を逐次
実行するようにしている。

［発明が解決しようとする問題点］ しかしながら、上述のように複数の割り込みが同時に発
生した場合にそれらの優先順位にしたがって割り込み処
理を行うＰＯＳシステムにおいては、優先順位が固定的
に設定されている為、優先順位の高い割り込みが頻繁に
発生すると、優先度の低い割り込み処理の開始が遅くな
る等の問題があった。この発明は上述した事情を鑑みて
なされたもので、その目的とするところは、割り込み処
理の機会均等を図る割り込み制御方式を提供することに
ある。

［問題点を解決するための手段］ 第１図はこの発明の構成を示す機能ブロック図である０
図中１は複数の割り込み信号発生手段、２は複数の割り
込み信号発生手段ｌから割り込み信号が同時に発生され
た際に予め設定されている優先順位にしたがって上位よ
り割り込み処理を逐次実行する実行手段、３は複数の割
り込み信号発生手段ｌからＭり込み信号が同時に発生さ
れた際に、割り込み処理を実行した上位の優先順位を下
位に変更する優先順位変更手段である。

［作　Ｊｒｌ　］ この発明の作用について説明すると、複数の割り込み信
号発生手段ｌから割り込み信号が同時に発生された場合
に割り込み処理を実行した上位の優先順位を下位に変更
してその優先度を落す優先順位変更手段３を設けること
によって割り込み処理の機会均等化を図る。

［実施例］ 以下、この発明を第２図〜第６図に示す一実施例に基づ
いて具体的に説明する。なお、本実施例は複数台（本実
施例では４台）のＰＯＳターミナルがインラインを介し
て接続されてなるＰＯＳシステムに適用した例を示して
いる。

族−虞 第２図はこのＰＯＳシステムに用いられるＰＯＳコント
ローラの回路構成図である０図中１はこのＰＯＳコント
ローラの各種の動作を制御するＣＰＵ（中央演算処理回
路）で、通常備えられている演算部、制御部の他１割り
込み発生時に必要とされる各種のレジスタ、即ち、Ａレ
ジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタが設けら
れている。そして、ＣＰＵＩＩはパスライン１１を介し
てインライン系インターフェイスＩ／Ｆｌ〜工／Ｆ４が
接続され、各インライン系インターフェイスＩ／Ｆｌ〜
Ｉ／Ｆ４にアドレスデータを供給する。なお、インライ
ン系インターフェイスＩ／Ｆ１〜Ｉ／Ｆ４はインターフ
ェイスナンバーｒＱＪ〜「３」に対応付けられている。

しかして、インライン系インターフェイスＩ／Ｆｌ〜Ｉ
／Ｆ４はｌキャラクタ受信時に割り込み信号（ハイレベ
ル）を発生出力し、ノアゲート１２に与える。このノア
ゲー）１２の出力はいずれかのインライン系インターフ
ェイスＩ／Ｆｌ〜！／Ｆ４から割り込み信号が発生され
たときにローレベルの信号を出力し、ＣＰＵＩＩの−「
１「〒入力端子に割り込み指令として反転入力される。

また、インライン系インターフェイスＩ／Ｆｌ〜Ｉ／Ｆ
４から出力される割り込み信号１ＮＴｌ−ｉＮＴ４は４
ビツト構成のパスバッファ１３の対応ビットに読み込ま
れる。このパスバッファ１３は割り込み発生時にデコー
ダ１４からパスライン！Ｌ２を介して反転入力されるチ
ップセレクト信号Ｃ３ｉＮＴにしたがってその内容が４
ビツトパラレルデータ（ＤＯ，’Ｄｉ、Ｄ２、Ｄ３）と
して読み出され、パスラインｉ３を介してＣＰＵＩＩに
取り込まれる。

なお、デコーダ１４はｃｐｕｔｔからパスラインｉｔを
介して入力されるデータ鷺デコードし、ＲＯＭ　（リー
ドオンリメモリ）１５．ＲＡＭ（ランダムアクセスメモ
リ）１６、インライン系インターフェイスＩ／Ｆｌ〜Ｉ
／Ｆ４にチップセレクト信号として供給する。ＲＯＭ１
５はシステム制御用のマイクロプログラム等が格納され
ているもので、ＣＰＵＩＩからパスライン！Ｌｌを介し
て入力される読み出し指令およびアドレスデータにした
がってその内容が読み出される。また、ＲＡＭ１６は複
数の割り込みが同時に発生したときに予め設定されてい
る優先順位にしたがってそれらの割り込み処理を実行す
る場合にその優先順位等を記憶するもので、ＣＰＵＩＩ
からパスライン文１を介して入力される読み出し／書き
込み指令およびアドレスデータにしたがって指定アドレ
スに対するデータの読み出し書き込み動作が制御される
。なお、ＣＰＵＩＩには各インライン系インターフェイ
スＩ／Ｆｌ〜Ｉ／Ｆ４がパスライン！Ｌ３を介して接続
されている。

第３図（ａ）　、　　（ｂ）はＲＡＭ１６の構成を詳細
に示したもので、このＲＡＭ１６は次の如く構成されて
いる。即ち、ＲＡＭ１６にはプライオリティ響トップメ
モリＰＴＯＰ、プライオリティ書ネクストメモリＰＮＥ
ＸＴ、プライオリティ・エンドメモリＰＥＮＤ、プライ
オリティ・ビフォアメモリＰＢＥＦＯＲＥが設けられて
いる。プライオリティ拳トップメモリＦＴＯＦは最も優
先度の高いインターフェイスナンバを記憶する。また。

プライオリティ・ネクストメモリＰＮＥＸＴは各インタ
ーフェイスナンバ「０」〜「３」に対応してインターフ
ェイスナンバｎ”　　（ｎ＝“０″〜“３′）より１つ
優先度の低いインターフェイスナンバを記憶する。また
、プライオリティ・エンドメモリＰＥＮＤは最も優先度
の低いインターフェイスナンバを記憶する。プライオリ
ティ・ビフォアメモリＰＢＥＦＯＲＥは各インターフェ
イスナンｚ＜ｒＱＪ〜「３」に対応してインターフェイ
スナンバｎ″より１つ優先度の高いインターフェイスナ
ンバを記憶する。ここで、第３図（ｂ）はＰＯＳコント
ローラのパワーオン時における各メモリの内容を示した
もので、パワーオン時には優先順位の高いものからイン
ターフェイスナンバがｒＯＪ→「ｌ」→「２」→「３」
の順に優先順位が初期化されている。即ち、プライオリ
ティ拳トップメモリＦＴＯＦにはインターフェイスナン
バ「Ｏ」、またプライオリティ・ネクストメモリＰＮＥ
ＸＴのインターフェイスナンバー「０」〜「３」に対応
する行アドレスｒＯＪ〜「３」番地にはインターフェイ
スナンバｒｌＪ、「２」、ｒ３Ｊ、ｊｏｂ、更にプライ
オリティ・エンドメモリＰＥＮＤにはインターフェイス
ナンバ「３」が記憶される。また、プライオリティ−ビ
フォアメモリＰＢＥＦＯＲＥのインターフェイスナンバ
ｒＯＪ〜「３」に対応する行アドレス「０」〜「３」番
地にはインターフェイスナンバ「３」、ｒＯＪ、「１」
、「２」が記憶される。なお、プライオリティ・ビフォ
アメモリＰＢＥＦＯＲＥは次に優先度の高いインターフ
ェイスナンバをサーチする場合にそれを退行に実行可能
とする為に設けられたものである。

証−立 第４図はＰＯＳコントローラのパワーオン時に実行開始
されるフローチャートで、このフローでは優先順位の初
期化が行なわれる。即ち、このフローに入ると、プライ
オリティ・トップメモリＰＴＯＰに最優先のインターフ
ェイスナンバとしてｒＯＪを書き込む処理が行なわれる
（ステップＳ１）、そして５次のステップＳ２ではプラ
イオリティ・ネクストメモリＰＮＥＸＴの初期化が行な
われる。即ち、インターフェイスナンバｒＱＪの次に優
先順位の低いインターフェイスナンバとして「１」がプ
ライオリティ・ネクストメモリＰＨＥＸＴのアドレス「
０」、即ち、インターフェイスナンバ「０」に対応する
０番地に書き込まれ、また、次に低い各インターフェイ
スナンバ「２」、「３」がアドレス「１」、「２」に書
き込まれ、そして、最優先のインターフェイスナンバ「
０」がアドレス「３」に書き込まれることによって優先
順位が「０」→「１」→「２」→「３」の順にチェーン
化される。このようにしてプライオリティ優先チェーン
の初期化が行なわれると１次のステップＳ３に進み、最
も優先度の低いインターフェイスナンバとして「３」を
プライオリティ番エンドメモリＰＥＮＤに書き込まれる
。

そして、プライオリティ・ビフォアメモリＰＢＥＦＯＲ
Ｅ（７）７ドＬ／スｒｏＪ、ｒｌＪ、「２」。

「３」に対応して優先度が順次一つ高くなるインターフ
ェイスナンバ「３」、「０」、ｒｌＪ、「２」が書き込
まれる（ステップｓ４）、これによって、パワーオン時
にはＲＡＭ１６の内容が第３図（ｂ）に示す如く初期化
される。

しかして、この状態においてインライン系インターフェ
イスＩ／Ｆｌ〜Ｉ／Ｆ２のいずれから割り込み信号ｉ　
Ｎ　Ｔ　Ｏ−ｉ　Ｎ　Ｔ　３が出力されると。

ノアゲート１２の出力でＣＰＵＩＩは割り込みの発生を
検出し、第５図のフローが実行開始される。したがって
、第５図のフローチャートは割り込み発生に伴って開始
されるもので、先ず、ステップ３１１ではパスバッファ
１３に対してチップセレクト信号Ｃ３ｉＮＴを出力する
。これによってパスバッファ１３から４ビツトデータが
ＣＰＵ１１に取り込まれ、Ａレジスタにセットされる。

そして、ＲＡＭ１６に読み出し指令を与え、プライオリ
ティ・トップメモリＦＴＯＦの内容（最初は「Ｏ」）を
読み出してＢレジスタに取り込む（ステップ５１２）、
これによってＢレジスタに取り込んだ最優先のインター
フェイスナンバがＣレジスタにセットされると共に、Ｄ
レジスタに「ｌ」２進数の（０００１）がセットされる
（ステップ５１３）、そして、次のステップ５１４では
Ｃレジスタの内容が「Ｏ」、即ち、最優先インターフェ
イスナンバがｒＱＪかの判断が行なわれる。最初は最優
先インターフェイスナンバは「０」であるが、いまｒＱ
Ｊでないと判断された場合には、Ｄレジスタの内容が左
シフトされたのちＣレジスタの内容が−ｌされる（ステ
ップ３１５．３１６）、そして、ステップ３１４に進み
、上述の如くＣレジスタの内容を減算処理した結果、Ｃ
レジスタの内容がｒＱＪになったかの判断が行なわれる
。したがって、Ｃレジスタの内容が「０」となるまでＤ
レジスタの内容が左シフトされてゆく、即ち、上述のス
テップ３１３〜Ｓ１６は割り込み対象ビットをＤレジス
タにセットする処理を行うもので、最優先インターフェ
イスナンバがｒＱＪではｒｏｏｏｌＪ、「１」では「０
０１０」、「２」ではｒｏ　１００Ｊ　　ｒ３Ｊでは「
１０００Ｊとなる。このようにして割り込み対象ビット
がセットされると、ステップ３１７に進み。

Ａレジスタの内容とＤレジスタの内容との論理積が「０
」であるかの判断が行なわれる。いま、Ａレジスタには
インライン系インター７エイスエ／Ｆ１から割り込みが
あった場合にはｒｏｏｏｌＪ・・・・・・インライン系
インターフェイスＩ／Ｆ３から割り込みがあった場合に
はｒｌｏｏＯＪであるからステップ３１７の結果、論理
積がｒｌＪであれば対象ビットに割り込みがあったこと
が検出されるが、論理積が「Ｏ」であれば、ステップ３
１８に進み、Ｂレジスタの内容でプライオリティ・ネク
ストメモリＰＮＥＸＴがアドレス指定された内容がＢレ
ジスタに転送される。ＦＪち、次に優先度の高いインタ
ーフェイスナンバがＢレジスタにセットされ、その後、
ステップＳ１３に戻り、同様の処理が行なわれる。

このようにして、割り込みのあったインターフェイスナ
ンバがＢレジスタにセットされると、優先順位の変更処
理へと移る。即ち、この変更処理は先ずステップＳ１９
が実行される。ここでは、プライオリティ・エンドメモ
リＰＥＮＤの内容とＢレジスタの内容とが比較され、そ
れらが等しいかの判断が行なわれる。即ち１割り込みの
あった対象インターフェイスナンバが最も優先度の低い
インター７エイスナンパであるかが調べられる。

ここで、対象ナンバが最も優先度が低ければ、このフロ
ーから抜け、その対象割り込みの処理ルーチンへ進む、
したがって、この場合には割り込みのあったインターフ
ェイスナンバが最下位にセットされているので、ＷＩ先
順位の変更は行なわれず、そのままその処理実行へと移
る。しかして。

対象ナンバが最下位にセットされていなければ。

ステップ３２０に進み、今度はプライオリティ−トップ
メモリＦＴＯＦの内容とＢレジスタの内容との比較が行
なわれ、その結果、対象ナンバが最優先のナンバと等し
いかの判断が行なわれる。これによって等しいと判断さ
れればステップ５２１．５２６〜５２８が実行され１等
しくないと判断されればステップＳ２２〜３２ｇが実行
される。

なお、第５図中■〜■、■〜Ｇで示した処理は、第６図
に示すチェーン変更動作例の■〜［Ｆ］。

■〜０に対応する処理を示したものである。

ここで、ステップ５２０の判断の結果、割り込みのあっ
たインターフェイスナンバが最も優先順位の高いインタ
ーフェイスナンバとしてセットされている場合の動作を
第６図を参照して具体的に説明する。

くステップ２工処理の〉 この処理は最も優先度の高いインターフェイスナンバを
次に優先度の高いインターフイスナンバに変更する処理
である。即ち、Ｂレジスタ内の対象インターフェイスナ
ンバｒＯＪでプライオリティ・ネクストメモリＰＮＥＸ
Ｔがアドレス指定され、その内容ｒｌＪがプライオリテ
ィ・トップメ％１．ＩＰＴＯｐにｔ、を込すれる。第６
ｒｌｌ　（Ｃ）　ｔ：ｎ■はこの状態を示し、プライオ
リティ−トップメモリＦＴＯＦの内容が「Ｏ」からｒｌ
Ｊに変更される。これによって優先順位は「ｌ」→「２
」→「３」→「０」となる。

くステップ３２６処理０〉 この処理は最優先のインターフェイスナンバよりも１つ
高いインターフェイスを現割り込みのインターフェイス
ナンバに変更する処理である。即ち、プライオリティ・
トップメモリＦＴＯＦの内容「１」でアドレス指定され
るプライオリティ・ビフォアメモリＰＢＥＦＯＲＥのｌ
′ＩＲ地に、Ｂレジスタ内の対象インター７エイスナン
バｒＱＪがセットされる。第６図（ｄ）の０はこの状態
を示し、プライオリティ・ビフォアメモリＰＢＥＦＯＲ
Ｅの１番地には「０」が書き込まれるが、パワーオンの
初期状態においてもその１番地の内容はｒＯＪであるか
らこの場合、内容は変更されずｒＯＪのままとなる。

くステップＳ２７処理［Ｆ］〉 この処理は現割り込みのインターフェイスナンバよりも
１つ高いインターフェイスナンバを変更する処理である
。即ち、Ｂレジスタ内の対象インターフェイスナンバｒ
ＯＪでプライオリティ中ビフォアメモリＰＢＥＦＯＲＨ
のθ番地がアドレス指定され、そのＯ番地にプライオリ
ティ−エンドメモリＰＥＮＤの内容「３」が書き込まれ
る。第６図（ｄ）の［Ｆ］はこの状態を示し、パワーオ
ンの初期状態ではその０番地の内容は「０」であるから
、この場合、その内容は変更されず、「３」のままとな
る。

くステップ３２８処理０〉 この処理は最も優先度の低いインターフェイスを現割り
込みのインターフェイスナンバとする変更処理である。

即ち、Ｂレジスタ内の対象インターフェイスナンバ「０
」がプライオリティ・エンドメモリＰＥＮＤに書き込ま
れる。第６図（ｄ）の０はこの状態を示し、プライオリ
ティ・エンドメモリＰＥＮＤの内容は「３」から「０」
に変更される。

このようにステップＳ２０の判断の結果、割り込みのあ
ったインターフェイスナンバが最も優先順位の高いイン
ターフェイスナンバである場合には、ステップ５２１．
Ｓ２６．Ｓ２７．３２Ｂが順次実行されて優先順位の変
更が行なわれる。この結果、第６図（ｃ）、（ｄ）に示
す場合には優先順位がｒｌＪ→「２」→「３」→ｒＯＪ
に変更される。しかして、上述したステップ３２８が終
ると、Ｂレジスタ内にセットされている対象インターフ
ェイスの割り込み処理を実行する処理ルーチンへ進み、
現割り込み処理が実行される。ここで、複数の割り込み
が同時に発生された場合においては、１つの割り込み処
理終了後においてもインターラブドがそのまま入力され
続けられているので、この処理終了後においても、これ
に引き続いて第５図の割り込みフローが続行される。

いま、＋１１先順位が第６図（Ｃ）、（ｄ）に示すよう
に変更された場合において、２番目に優先度の高いイン
ターフイスナンバ「２」のインライン系インターフェイ
スＩ／Ｆ２から割り込みがあった場合には、上述したス
テップ３１１〜ステツプＳ１９が実行されたのちステッ
プＳ２０に進むが、この場合には対象インターフェイス
ナンバが最も優先度の高いインターフェイスナンバでは
ないので、ステップＳ２０からステップＳ２２に進み、
以降ステップＳ２２からステップ３２８が順次実行され
る。

くステップＳ２２処理■〉 この処理は対象インターフェイスナンバよリモ１つ優先
度の高いインターフェイス、つまり、この場合にはイン
ライン系インターフェイスＩ／Ｆｌを対象インターフェ
イスナンバよりも１つ低いインターフェイスナンバに変
更する処理である。

即ち、Ｂレジスタ内の対象インターフェイスナンバ「２
」がアドレス指定されるプライオリティ・ネクストメモ
リＰＮＥＸＴの２番地の内容「３」がプライオリティ−
ネクストメモリＰＮＥＸＴの（ＰＢＥＦＯＲＥ　（Ｂ）
）　ｆＦｔ地に３き込まれる。

ここで、（ＰＢＥＦＯＲＥ　（Ｂ））番地とは、Ｂレジ
スタ内の対象インターフェイスナンバ「２」でアドレス
指定されるプライオリティ・ビフォアメモリＰＢＥＦＯ
ＲＥの内容を示し、この場合には１番地となる（第６図
（ｄ）参照）、第６図（ｅ）の■はこの状態を示し、プ
ライオリティ・ネクストメモリＰＮＥＸＴの１番地の内
容は「２」から「３」に変更される。

くステップＳ２３処理Ｏ〉 この処理は対象インターフェイスナンバよりも１つ優先
度の低いイングーフェイス、つまり、この場合には、イ
ンライン系インターフェイスＩ／Ｆ３を対象インターフ
ェイスナンバよりも１つ高いインターフェイスナンバに
変更する処理である。即ち、Ｂレジスタ内の対象インタ
ーフェイスナンバでアドレス指定されるプライオリティ
・ビフォアメモリＰＢＥＦＯＲＥの内容「１」をプライ
オリティ会ビフォアメモリＰＢＥＦＯＲＥの（ＰＮＥＸ
Ｔ　（Ｂ））番地に書さ込まれる。ここで（ＰＥＮＸＴ
　（Ｂ））番地とはＢレジスタ内の対象インターフェイ
スナンバ「２」でアドレス指定されるプライオリティ・
ビフォアメモリＰＢＥＦＯＲＨの内容を示し、この場合
には３番地となる。第６図（ｆ）のＯはこの状態を示し
、プライオリティ台ビフォアメモリＰＢＥＦＯＲＥの３
番地の内容は「２」から「１」に変更される。

くステップＳ２４処理０〉 この処理は最も優先度の低いインターフェイスよりも１
つ優先度の高いインターフェイスナンバを変更する処理
、つまり、最も優先度の高いインターフェイスナンバを
変更する処理である。即ち、Ｂレジスタ内の対象インタ
ーフェイスナンバ「２」がプライオリティ・エンドメモ
リＰＥＮＤの内容「０」でアドレス指定されるプライオ
リティ・ネクストメモリＰＮＥＸＴの０番地に書き込ま
れる。第６ＩＮ　（ｅ）の０はこの状態を示し、プライ
オリティ・ネクストメモリＰＮＥＸＴの０番地の内容は
ｒｌＪから「２」に変更される。

くステップＳ２５処理［Ｆ］〉 この処理は現割り込みのインターフェイスよりも優先度
が１つ低いインターフェイスナンバを変更する処理であ
る。即ち、プライオリティ・トップメモリＦＴＯＦの内
容ｒｌＪがＢレジスタの内容「２」でアドレス指定され
るプライオリティ・ネクストメモリＰＮＥＸＴの２番地
に書き込まれる。第６図（ｅ）の［Ｆ］はこの状態を示
し、プライオリティ・ネクストメモリＰＮＥＸＴの２番
地の内容は「３」から「１」に変更される。

このようなステップ３２２〜Ｓ２５が順次実行されると
、上述の場合と同様の処理（ステップ５２６〜５２８）
が実行される。これによって、いまの場合には第６図（
ｆ）に示すように、プライオリティ・ビフォアメモリＰ
ＢＥＦＯＲＥの１番地の内容が「０」からｒ２」、２番
地の内容が「１」から「Ｏ」、プライオリティ・エンド
メモリＰＥＮＤの内容がｒＱＪから「２」へ変更される
。

したがって、の場合には優先順位がｒｌＪ→「３」→「
０」→「２」に変更され、割り込みのあったインターフ
ェ・イスナンバ「２」は最下位にチェーン化される。し
かして、このような処理実行後においては、対象インタ
ーフェイスの割り込み処理が実行される。

なお、上述の例では複数の割り込みが同時に発生された
場合を示したが、このように同時割り込みの発生の場合
に限らず、単一の割り込みが発生された場合においても
上述と同様に優先順位の変更が行なわれる。

また、実施例では実行した上位の優先順位を最下位に変
更したが、最下位ではなく特定の優先順位に変更するよ
うにしてもよい。

また、実行毎に優先順位を変更せずに所定の実行回ａ毎
に優先順位を変更するようにしてもよい。

［考案の効果］ この考案は以上詳細に説明したように、複数の割り込み
信号が同時に発生された際に予め設定されている優先順
位にしたがって割り込み処理を実行する場合に１割り込
み処理を実行した優先順位が上位のものを下位に変更し
てその優先度を落すことによって複数の割り込み処理を
均等に実行することができる等の効果を有する。

【図面の簡単な説明】

第１図はこの発明の構成を示した機億ブロック図、第２
図〜第６図はこの発明の一実施例を示し、第２図はこの
発明を適用したＰＯＳコントローラの回路図、第３図は
ＲＡＭ１６の構成を示した図、第４図は電源投入に伴っ
て実行され、優先順位の初期化を行う為のフローチャー
ト、第５図は割り込み発生に伴って実行されるフローチ
ャート、第６図（ａ）〜（ｆ）は割り込み発生に応じて
優先順位が変更される状態を示した図である。 １１・・・・・・ＣＰＵ、１５・・・・・・ＲＯＭ、１
６・・・・・・ＲＡＭ、Ｉ／Ｆｌ、Ｉ／Ｆ２、Ｉ／Ｆ３
、工／Ｆ４・・・・・・インライン系インターフェイス
。

Claims (1)

【特許請求の範囲】
1. 　複数の割り込み信号発生手段と、前記複数の割り込み
   信号発生手段から割り込み信号が同時に発生された際に
   予め設定されている優先順位にしたがつて割り込み処理
   を実行する実行手段と、この実行手段により上記優先順
   位にしたがい割り込み処理が実行されると優先順位が上
   位であつたものを下位に変更する優先順位変更手段とを
   具備したことを特徴とする割り込み制御方式。