JPS60202593A - ランダムアクセスメモリ書込み方式 - Google Patents
ランダムアクセスメモリ書込み方式Info
- Publication number
- JPS60202593A JPS60202593A JP5764584A JP5764584A JPS60202593A JP S60202593 A JPS60202593 A JP S60202593A JP 5764584 A JP5764584 A JP 5764584A JP 5764584 A JP5764584 A JP 5764584A JP S60202593 A JPS60202593 A JP S60202593A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- writing
- random access
- access memory
- ram chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明はランダムアクセスメモリ（以下ＲＡＭチップに
一定パターンを高速に書込めるようにしたＲＡＭ書込み
方式に関する。
一定パターンを高速に書込めるようにしたＲＡＭ書込み
方式に関する。
（ｂ） 従来技術と問題点
ＲＡＭｔ−使用した装置は、例えば第１図に示すように
中央処理部（ＣＰＵ）１、複数の’ＲＡＭチップ（ＲＡ
Ｍｏ〜、）２及びアドレスデコーダ（ＤＥＣ）３が共通
ぶス４に接続されて構成される。従来、ＣＰＵ１がプロ
グラムを実行し、複数のＲＡＭチップ２で構成されたメ
モリへの書込み／！！み出し処理は、ＣＰＵ１の共通バ
ス４へ出力したアドレス信号ＡＤ１１〜．ｌによりアド
レスデコーダ３が複数のＲＡＭチップ２のアドレスを指
定し、共通バス４上においてデータ信号Ｄｏ〜丁の入出
力が行われている。
中央処理部（ＣＰＵ）１、複数の’ＲＡＭチップ（ＲＡ
Ｍｏ〜、）２及びアドレスデコーダ（ＤＥＣ）３が共通
ぶス４に接続されて構成される。従来、ＣＰＵ１がプロ
グラムを実行し、複数のＲＡＭチップ２で構成されたメ
モリへの書込み／！！み出し処理は、ＣＰＵ１の共通バ
ス４へ出力したアドレス信号ＡＤ１１〜．ｌによりアド
レスデコーダ３が複数のＲＡＭチップ２のアドレスを指
定し、共通バス４上においてデータ信号Ｄｏ〜丁の入出
力が行われている。
一般にソフトウェアが動く場合に、最初に行われるＲＡ
Ｍの初期設定とか、或いはＲＡＭの試験等がある。この
初期設定、試験のために、複数のＲＡＭチップ２に対し
て連続してデータ０１−書込むとか、或い社特定パター
ンを書込む必要がある。
Ｍの初期設定とか、或いはＲＡＭの試験等がある。この
初期設定、試験のために、複数のＲＡＭチップ２に対し
て連続してデータ０１−書込むとか、或い社特定パター
ンを書込む必要がある。
とめ塩を−トＰのｌらに一回のメモリ寝込みサイクルで
１ワードのメモリに書込みを行う方式では書込み動作が
長時間にわたるという欠点がある。
１ワードのメモリに書込みを行う方式では書込み動作が
長時間にわたるという欠点がある。
特に、近年メモリ応用装置においては、使用するＲＡＭ
の規模が増加する一方であシ、そのためプログラムを動
かすためのＲＡＭの初期設定・、試験の時間が長くな９
、保守性、サービス性の面からメモリ書込み時間が問題
となっている。なお、装置にはＲＡＭ以外にＲＯＭ、或
いはハードレジスタ５が共通パス４に接続されている。
の規模が増加する一方であシ、そのためプログラムを動
かすためのＲＡＭの初期設定・、試験の時間が長くな９
、保守性、サービス性の面からメモリ書込み時間が問題
となっている。なお、装置にはＲＡＭ以外にＲＯＭ、或
いはハードレジスタ５が共通パス４に接続されている。
（ｃ） 発明の目的
本発明の目的は複数のＲＡＭチップを同時に選択する手
段を備え、メモリアクセスを効率的に行なうことにより
、複数ＲＡＭチップへのデータ書込みの高速化をはかり
たＲＡＭ４１込み方式を提供することにちる。
段を備え、メモリアクセスを効率的に行なうことにより
、複数ＲＡＭチップへのデータ書込みの高速化をはかり
たＲＡＭ４１込み方式を提供することにちる。
（ｄ） 発明の構成
そしてこの目的は本発明によれば、中央処理部。
複数のＲＡＭチップ及びアドレスデコーダが共通バスに
接続され、データの入出力を行なう装置のＲＡＭ書込み
方式において、前記中央処理部が前記複数のＲＡＭチッ
プを同時に選択する手段を備え、前記中央処理部が前記
共通バスへ出力したアドレス信号により前記選択手段に
よシ前記複数のＲＡＭチップを同時に選択し、該選択さ
れた複数のＲＡＭチップが前記アドレスデコーダにより
前記共通パス上においてデータの入出力を行なうことを
特徴とするＲＡＭ書込み方式を提供することによシ達成
される。
接続され、データの入出力を行なう装置のＲＡＭ書込み
方式において、前記中央処理部が前記複数のＲＡＭチッ
プを同時に選択する手段を備え、前記中央処理部が前記
共通バスへ出力したアドレス信号により前記選択手段に
よシ前記複数のＲＡＭチップを同時に選択し、該選択さ
れた複数のＲＡＭチップが前記アドレスデコーダにより
前記共通パス上においてデータの入出力を行なうことを
特徴とするＲＡＭ書込み方式を提供することによシ達成
される。
（ｅ） 発明の実施例
以下、本発明の実施例を図面により詳述する。
第２図は本発明のＲＡＭ書込み方式を適用した装置の一
実施例のブロック図を示す。
実施例のブロック図を示す。
図において、本発明の方式を適用する装置は第１図に示
す従来の装置のＣＰＵＩが複数のＲＡＭチップ２を同時
に選択する手段としてＮＯＲゲート６とＯＲゲート７′
＋５−組合せて構成したものを備え、複数のＲＡＭチッ
プ２を同時に選択し、同時書込みを行なうことによシメ
モリアクセス回数を減少させ高速書込みを実現したもの
で、他の部分は第１図と共通であｐ符号はそのまま使用
する。
す従来の装置のＣＰＵＩが複数のＲＡＭチップ２を同時
に選択する手段としてＮＯＲゲート６とＯＲゲート７′
＋５−組合せて構成したものを備え、複数のＲＡＭチッ
プ２を同時に選択し、同時書込みを行なうことによシメ
モリアクセス回数を減少させ高速書込みを実現したもの
で、他の部分は第１図と共通であｐ符号はそのまま使用
する。
ＣＰＵＩから１６本のアドレスデコーダＡ Ｄ ａ〜１
、と８本のデータＤｏ〜テが共通バス４に入ｆｆｉカー
ｇ、れる。この１６本を４本づつに区切り、１６進のθ
〜Ｆまでの数字で、４桁数字で表わすと、６４にメモリ
のアドレス空間社第３図に示すように、００００〜ＦＦ
ＦＦとなり、これがＣＰＵＩが指定で粘るアドレス空間
である。このアドレス空間を８つのＲＡＭチップ（ＲＡ
Ｍｏ〜ＲＡＭ？）２と空き＠斌８とその他（ＲＯＭ、）
九−ドレジスタ等）９に割り当てる。従って、ＲＡＭａ
チップのアドレス空間はｏｏｏｏ〜０７ＦＦ、 ＲＡＭ
５は０８００〜０ＦＦＦ、・・・・・・・・・ＲＡＭ？
は３８００〜３ＦＦＦとなる。
、と８本のデータＤｏ〜テが共通バス４に入ｆｆｉカー
ｇ、れる。この１６本を４本づつに区切り、１６進のθ
〜Ｆまでの数字で、４桁数字で表わすと、６４にメモリ
のアドレス空間社第３図に示すように、００００〜ＦＦ
ＦＦとなり、これがＣＰＵＩが指定で粘るアドレス空間
である。このアドレス空間を８つのＲＡＭチップ（ＲＡ
Ｍｏ〜ＲＡＭ？）２と空き＠斌８とその他（ＲＯＭ、）
九−ドレジスタ等）９に割り当てる。従って、ＲＡＭａ
チップのアドレス空間はｏｏｏｏ〜０７ＦＦ、 ＲＡＭ
５は０８００〜０ＦＦＦ、・・・・・・・・・ＲＡＭ？
は３８００〜３ＦＦＦとなる。
アドレスを指定する場合、各ＲＡＭチップ２のうちで、
どこの番地かが必要であゃ、そのため、ＲＡＭチップ２
ｆｔ選ぶ信号とチップ内のどこかという信号に分けるた
めに、１６本のアドレス線のうち５本をＲＡＭチップ２
の選択に使い、残り１１本をチップ内の番地の指定に使
りている。
どこの番地かが必要であゃ、そのため、ＲＡＭチップ２
ｆｔ選ぶ信号とチップ内のどこかという信号に分けるた
めに、１６本のアドレス線のうち５本をＲＡＭチップ２
の選択に使い、残り１１本をチップ内の番地の指定に使
りている。
第４図はアドレスデコーダ（ＤＦｌｉＣ）の動作金二■
ｅ −＾マ し譬−ノ−ｔｆｍＡ ｎｆ鰻−ト１キー
プ壽１ノクト線Ｃ８の出力によシ選出するＲＡＭチッ
プの関係を示した図である。
ｅ −＾マ し譬−ノ−ｔｆｍＡ ｎｆ鰻−ト１キー
プ壽１ノクト線Ｃ８の出力によシ選出するＲＡＭチッ
プの関係を示した図である。
第１図に示す従来方式と第２図に示す本発明方式を夫々
用いて、複数のＲＡＭチップ（ＲＡＭ６〜．）Ｋ対し一
定データを書込む手順の相違を説明すると、第１図では
ＣＰＵＩがアドレス線ＡＤＯ〜８．にｘ’ｏｏｏｏ”を
データ！ｉ Ｄ ｏ〜マに書込みデータを出力する。次
ＫＤＥＣ３がＡＤ、、〜、ｊの信号によって、第４図に
従ってチップセレクト線Ｃ８６〜、に所定〜 信号を出力する。ＡＤｅ〜１．−ｘ’ｏｏｏｏ’の場合
はＣ８ｏのみ０１１で他は＠０１となる。上記により
、、。
用いて、複数のＲＡＭチップ（ＲＡＭ６〜．）Ｋ対し一
定データを書込む手順の相違を説明すると、第１図では
ＣＰＵＩがアドレス線ＡＤＯ〜８．にｘ’ｏｏｏｏ”を
データ！ｉ Ｄ ｏ〜マに書込みデータを出力する。次
ＫＤＥＣ３がＡＤ、、〜、ｊの信号によって、第４図に
従ってチップセレクト線Ｃ８６〜、に所定〜 信号を出力する。ＡＤｅ〜１．−ｘ’ｏｏｏｏ’の場合
はＣ８ｏのみ０１１で他は＠０１となる。上記により
、、。
ＲＡＭ（ｌが選択されＲＡＭ６はＡＤｏ −ＡＤ、、で
示され（、 るワードにＤｒｋ−マ上のデータを格納する。さらに
、ＣＰＵ１がＡ Ｄ ａ、、に出力するアドレスｔ−ｘ
”。
示され（、 るワードにＤｒｋ−マ上のデータを格納する。さらに
、ＣＰＵ１がＡ Ｄ ａ、、に出力するアドレスｔ−ｘ
”。
００１１〜Ｘ”３ＦＦＦと変化させて上記を繰返す。
゛従って、ＲＡ Ｍｅ−ＪＩにデータを書くために１６
，３８４回のワード書込み動作が必要となる。
゛従って、ＲＡ Ｍｅ−ＪＩにデータを書くために１６
，３８４回のワード書込み動作が必要となる。
これに対し第２図で扛、ＣＰＵＩがＡＤｌ、〜８．にＢ
’０１０００”を出力すると、ＮＯＲゲート６の出力が
１となｔ）、ＤＥＣ３の出力Ｃ８・〜マに拘らずチップ
セレクト線Ｃ３ｏＬ７がＯＲゲート７によりすべて１と
なり、ＲＡＭチップが同時に選択される。従ってＲＡＭ
ｏ〜、の全ワードにアクセスするためにＣＰＵＩはＡ
Ｄ ｏ〜８．をＸ”４０００’〜Ｘ’４７ＦＦ”と変化
させればよい（前述のアドレス空間の空き領域８を用い
る）。この時のワード書込み回数は２０４８回で全ＲＡ
Ｍチップ２の書込みが行える。又、空き領域８のアドレ
スデータを用いているので、各ＲＡＭチップ２の個別の
アクセスには何ら影響しない。
’０１０００”を出力すると、ＮＯＲゲート６の出力が
１となｔ）、ＤＥＣ３の出力Ｃ８・〜マに拘らずチップ
セレクト線Ｃ３ｏＬ７がＯＲゲート７によりすべて１と
なり、ＲＡＭチップが同時に選択される。従ってＲＡＭ
ｏ〜、の全ワードにアクセスするためにＣＰＵＩはＡ
Ｄ ｏ〜８．をＸ”４０００’〜Ｘ’４７ＦＦ”と変化
させればよい（前述のアドレス空間の空き領域８を用い
る）。この時のワード書込み回数は２０４８回で全ＲＡ
Ｍチップ２の書込みが行える。又、空き領域８のアドレ
スデータを用いているので、各ＲＡＭチップ２の個別の
アクセスには何ら影響しない。
上記のように従来装置に簡単なゲー）１−追加すること
により、複数ＲＡＭチップの初期設定とか試験のための
特定パターンを書込む場合に線、複数のＲＡＭチップを
同時に選択して、同時にデータを書込むことができるの
で短時間に書込みできる。例えば実施例のように１７８
の短時間で書込みが実行できることになる。
により、複数ＲＡＭチップの初期設定とか試験のための
特定パターンを書込む場合に線、複数のＲＡＭチップを
同時に選択して、同時にデータを書込むことができるの
で短時間に書込みできる。例えば実施例のように１７８
の短時間で書込みが実行できることになる。
（ｆ） 発明の効果
以上詳細に説明し友ように、本発明のＲＡＭ書込み方式
はＣＰＵと複数のＲＡＭチップとＤＥＣが共通パス〒接
続された装置に、ＣＰＵのアドレス信号によシ複数のＲ
ＡＭチップを同時に選択する手段を備えることにより、
複数のＲＡＭチップを同時に選択し、同時にデータ書込
みできるので従来の一回のメそり書込みサイクルで１ワ
ードのメモリ書込みを行う方式のように書込み時間が長
時間になることなく、複数ＲＡＭチップへのデータ書込
みが高速に行える。
はＣＰＵと複数のＲＡＭチップとＤＥＣが共通パス〒接
続された装置に、ＣＰＵのアドレス信号によシ複数のＲ
ＡＭチップを同時に選択する手段を備えることにより、
複数のＲＡＭチップを同時に選択し、同時にデータ書込
みできるので従来の一回のメそり書込みサイクルで１ワ
ードのメモリ書込みを行う方式のように書込み時間が長
時間になることなく、複数ＲＡＭチップへのデータ書込
みが高速に行える。
第１図は従来のＲＡＭ書込み方式を適用した装置のブロ
ック図、第２図は本発明のＲＡＭ書込み方式を適用した
装置のブロック図、第３図は６４にメモリのアドレス空
間を示す図、第４図はアドレスデコーダの動作を示す図
である。 図において、１はＣＰＵ、２はＲＡＭチップ、３扛ＤＥ
Ｃ，４は共通バス、５はＲＯＭ或はハードレジスタ、６
はＮＯＲゲート、７はＯＲゲートを示す。 ′＃１ 唄
ック図、第２図は本発明のＲＡＭ書込み方式を適用した
装置のブロック図、第３図は６４にメモリのアドレス空
間を示す図、第４図はアドレスデコーダの動作を示す図
である。 図において、１はＣＰＵ、２はＲＡＭチップ、３扛ＤＥ
Ｃ，４は共通バス、５はＲＯＭ或はハードレジスタ、６
はＮＯＲゲート、７はＯＲゲートを示す。 ′＃１ 唄
Claims (1)
- 中央処理部、複数のランダムアクセスメモリチップ及び
アドレスデコーダが共通バスに接続され、データの入出
力を行なう装置のランダムアクセスメモリ書込み方式に
おいて、前記中央処理部が前記複数のランダムメモリチ
ップを同時に選択する手段を備え、前記中央処理部が前
記共通バスへ出力したアドレス信号により前記選択手段
により前記複数のランダムアクセスメモリチップｔＭｔ
ｌ［選択し、該選択された複数ランダムアクセスメモリ
チップが前記アドレスデコーダにより前記共通バス上に
おいてデータの入担力を行うことを特徴とするランダム
アクセスメモリ書込み方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764584A JPS60202593A (ja) | 1984-03-26 | 1984-03-26 | ランダムアクセスメモリ書込み方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5764584A JPS60202593A (ja) | 1984-03-26 | 1984-03-26 | ランダムアクセスメモリ書込み方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60202593A true JPS60202593A (ja) | 1985-10-14 |
Family
ID=13061628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5764584A Pending JPS60202593A (ja) | 1984-03-26 | 1984-03-26 | ランダムアクセスメモリ書込み方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60202593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249982A (ja) * | 1988-03-30 | 1989-10-05 | Matsushita Electric Ind Co Ltd | 求心型送風機 |
| JPH02116943A (ja) * | 1988-10-26 | 1990-05-01 | Nec Corp | 情報処理装置 |
| JP2013196652A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | 制御装置及び画像形成装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117056A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Microcomputer device |
| JPS57141762A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Memory extending system |
-
1984
- 1984-03-26 JP JP5764584A patent/JPS60202593A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57117056A (en) * | 1981-01-14 | 1982-07-21 | Toshiba Corp | Microcomputer device |
| JPS57141762A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Memory extending system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01249982A (ja) * | 1988-03-30 | 1989-10-05 | Matsushita Electric Ind Co Ltd | 求心型送風機 |
| JPH02116943A (ja) * | 1988-10-26 | 1990-05-01 | Nec Corp | 情報処理装置 |
| JP2013196652A (ja) * | 2012-03-22 | 2013-09-30 | Ricoh Co Ltd | 制御装置及び画像形成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5819065A (en) | System and method for emulating memory | |
| US4868735A (en) | Interruptible structured microprogrammed sixteen-bit address sequence controller | |
| KR100268747B1 (ko) | 데이터 처리 장치 | |
| US4315321A (en) | Method and apparatus for enhancing the capabilities of a computing system | |
| JPS6436336A (en) | Calculator system | |
| GB1498145A (en) | Multi-microprocessor unit on a single semi-conductor chip | |
| JPS62243058A (ja) | マルチプロセツサシステムの割込制御方法 | |
| WO2021026095A1 (en) | Memory controller for non-interfering accesses to nonvolatile memory by different masters, and related systems and methods | |
| US4903197A (en) | Memory bank selection arrangement generating first bits identifying a bank of memory and second bits addressing identified bank | |
| JPS6128138B2 (ja) | ||
| JPS6012183Y2 (ja) | バツフア・メモリ構成 | |
| US5034879A (en) | Programmable data path width in a programmable unit having plural levels of subinstruction sets | |
| JPS60202593A (ja) | ランダムアクセスメモリ書込み方式 | |
| US4975837A (en) | Programmable unit having plural levels of subinstruction sets where a portion of the lower level is embedded in the code stream of the upper level of the subinstruction sets | |
| US4388707A (en) | Memory selecting system | |
| US5893932A (en) | Address path architecture | |
| JPS5819953A (ja) | マイクロプログラム制御方式 | |
| EP0177268B1 (en) | Programmable data path width in a programmable unit having plural levels of subinstructions sets | |
| JPS5827253A (ja) | デ−タ処理装置 | |
| US7237099B2 (en) | Multiprocessor system having a plurality of control programs stored in a continuous range of addresses of a common memory and having identification registers each corresponding to a processor and containing data used in deriving a starting address of a CPU-linked interrupt handler program to be executed by the corresponding processor | |
| JPH07114496A (ja) | 共有メモリ制御回路 | |
| JPH0462648A (ja) | 記憶装置 | |
| JPS62209626A (ja) | 割り込み制御方式 | |
| JPH01266651A (ja) | 半導体メモリ装置 | |
| JPH04333962A (ja) | メモリ制御方式 |