JPS6012183Y2 - バツフア・メモリ構成 - Google Patents

Description

【考案の詳細な説明】 制御装置及びデータ処理装置の複数の周辺装置及び／又
はサブシステムと共に用いるバッファ・メモリ構成が開
示されている。

該構成には、上記周辺装置又はサブシステムからの情報
を受信して蓄積し、そして蓄積された情報をそれら装置
に供給するダイナミックＲＡＭバッファ・メモリと、情
報が読取られるべき或いは情報が蓄積されるべきバッフ
ァ・メモリに於ける位置を同定するバッファ・メモリ・
アドレスを蓄積するためのアドレス・ポインタ・メモリ
と、周辺装置又はサブシステムカラのリクエスト信号に
応答して上記アドレス・ポインタ・メモリに同定信号を
供給するエンコーダとを含み、その同定信号はリクエス
ト信号ている周辺装置又はサブシステムを同定し且つバ
ッファ・メモリ・アドレスを有する上記アドレス・ポイ
ンタ・メモリに於ける位置を特定し、そしてそれらは上
記バッファ・メモリに与えられる。

それから情報が読取られ、又はそれに情報が蓄積される
べきバッファ・メモリに於ける位置を指定する際、その
同定された周辺装置又はサブシステムは上記バッファ・
メモリ信号を送って情報が読取られるべきこと又は書込
まれるべきことを表示し、しかる後、情報が該バッファ
・メモリに書込まれるべき場合には、その情報が周辺装
置によって供給され、また情報が上記バッファ・メモリ
から読取られるべき場合には、該バッファ・メモリはそ
の情報をリクエストしているユニット又はサブシステム
に供給する。

考案の背景 本考案は、複数の周辺装置、サブシステム等にデータを
供給し又はそれらからデータを受信するのに用いられる
バッファ・メモリ構成に関する。

バッファ・メモリは、一つのシステムのコンポーネント
又はサブシステム間で移送されべきデータをバッファし
、もしくは一時的に蓄積するために用いられる。

バッファ・メモリは、例えばデータ処理システムのサブ
システム間で移送されるデータをバッファすること、デ
ータ処理システムの周辺装置と中央処理装置との間で移
送されるデータをバッファすること、又は一般にデータ
処理装置のあらゆる要素間で移送されるデータをバッフ
ァすること等、様々な構成に於て用いられ得る。

周辺装置、サブシステム等は、典型的には二つの方法の
一方によってシステムのバッファ・メモリにアクセスで
きる。

第一の方法では、中央処理ユニットは、その処理機能を
実行する間に周辺装置及び／又はサブシステムを規則的
に勧誘（ｐｏｌｌ）して、アクセスのためのシステムが
存在するか否かを確認する。

リクエストが存在すれば、アクセスのためのそのリクエ
ストは“割込み（ｉｎｔｅｒｒｕｐｔ”として処理され
、若しより高い優先順位の割込みが存在しなければ、該
中央処理ユニットはそのリクエストをサービスするため
の所望のサービス・ルーチンのメモリ・アドレスが位置
している（もしくは発生されている）インストラクショ
ン・ストリーム中の特定の位置にブランチしもしくはジ
ャンプする。

このポーリング（ｐｏｌｌｉｎｇ）は、所謂インテリジ
ェンスもしくは論理の殆んどが該中央処理ユニット内に
留まるので、極めて簡単な周辺装置の設計を許すと云う
利点を与える。

他方、このポーリングは、該周辺装置が先づ勧誘されね
ばならず、そしてしかる後それはサービスされるのを待
つことさえしなければならないので、アクセスのための
周辺装置のリクエストをサービスすることが遅れると云
う欠点がある。

バッファ・メモリに対するアクセスを得る第二の方法は
、所謂直接メモリ・アクセス法である。

この方法では、周辺装置及び／又はサブシステムは、勧
誘されるのを待つことなしに、中央処理ユニットに割込
を行なうことが許される。

斯して、ポーリング法に伴なう待機の不効率は回避され
るが、周辺装置内に設計されねばならないインテリジェ
ンス及び論理はより複雑となり、それによって周辺装置
は上記バッファ・メモリについて何が望まれているか（
該メモリへのデータの書込みか、それからのデータの読
取りか）、及びバッファ・メモリのどこで動作がなされ
るべきかを示す位置もしくはアドレスを“知る゛ことが
できる。

考案の要約 本考案の一目的は、一つのシステムの周辺装置又はサブ
システムが新規で効率的な態様でバッファ・メモリへの
アクセスを行ない得るバッファ・メモリ構成を提供する
ことである。

本考案の他の一目的は、周辺装置及び／又はサブシステ
ムがメモリに直接アクセスするのに通常必要とされる複
雑さを回避した構成を提供することである。

本考案の他の更なる一目的は、その一つの局面に従って
、ダイナミック・ランダム・アクセス・メモリをバッフ
ァ・メモリとして用いた新規で容易に装備され得るバッ
ファ・メモリ構成を提供することである。

本考案のこれらの及び他の目的は、一つのプロセッサと
、その制御の下に動作する複数の周辺装置及び／又はサ
ブシステムとを有する一つのシステムに於て用いるよう
設計されたバッファ・メモリ構成の特定の例証的具体例
に於て実現されている。

この構成は一つのメモリを有し、それに上記周辺装置又
はサブシステムからのデータが蓄積され、或いはそれか
らデータが読取られて上記周辺装置又はサブシステムに
それを与える。

該バッファ・メモリは、周辺装置又はサブシステムから
の読取り又は書込み信号に応答して、アドレス・ポイン
タから受信されたアドレス情報により同定された位置か
ら夫々情報を供給し或いはその位置に情報を書込む。

このアドレス・ポインタ・メモリは複数の位置を有し、
それらの各々は周辺装置又はサブシステムの異なったも
のに割当てられている。

バッファ・メモリ・アドレス情報はアドレス・ポインタ
・メモリ内に蓄積され、エンコーダ・ユニットから受信
された同定信号に応答してそこから読取られ、そしてこ
のエンコーダ・ユニットは斯かる同定信号を生ぜしめて
周辺装置又はサブシステムの異なったものを同定する。

周辺装置によってデータがバッファ・メモリに与えられ
又はそれからデータが受信されるべきとき、該周辺装置
はエンコーダをリクエストし、そしてそれに応答して該
エンコーダは特定の周辺装置を同定する同定信号を生せ
しめる。

この同定信号はアドレス・ポインタ・メモリに与えられ
て、リクエストしている周辺装置に割当てられた位置に
蓄積されたバッファ・メモリ・アドレスを該メモリが上
記バッファ・メモリに与えるようにさせる。

この周辺装置はまた、読取信号又は書込信号をそのバッ
ファ・メモリにも与えて、上記アドレス・ポインタ・メ
モリから受信されたバッファ・メモリ・アドレスにより
同定された該メモリの位置からエンコーダ・ユニットを
読取らせ又はそこにデータを記入させる。

本考案の一局面によれば、該バッファ・メモリは、メモ
リ素子の行（ｒｏｗ）と列（ｃｏｌｕｍｎ）とを有する
一つのダイナミック・ランダム・アクセス・メモリであ
る。

データを蓄積し又はデータを供給するこれらの素子の位
置は、先づメモリ素子の行を同定し、しかる後、特定の
列を同定することによって同定される。

該アドレス・ポインタ・メモリ内に蓄積されたバッファ
・メモリの各アドレスの一部は所望の行を指定し、そし
て一部は所望の列を指定する。

このバッファ・メモリ構成は制御論理を含んでいて、バ
ッファ・メモリ・アドレスの最初の部分を上記バッファ
・メモリに与えるよう上記アドレス・ポインタ・メモリ
に信号を送り、そしてこの最初の部分が所望の位置の行
指定を表わすことを該バッファ・メモリに合図する。

該制御論理はまた、バッファ・メモリ・アドレスの後の
部分を上記バッファ・メモリに与えるように、該アドレ
ス・ポインタ◆メモリに信号を送り、且つこの後の部分
が所望のアドレスの列を同定することを上記バッファ・
メモリに合図する。

斯かる“二重径路“を作ることにより、バッファ・メモ
リ内のあらゆる位置が同定され得る。

本考案の上述の及びその他の目的、特徴及び利点は、添
附図面を参照して以下の詳細な記述を考察することによ
り明瞭となろう。

好適な具体例の詳細な説明 図面、特に第１図を参照すると、制御手段（又はプロセ
ッサ）１０４．データ投入キーボード１０Ｂ、バッファ
・メモリ１１２．二つの周辺ディスケット・ユニット１
１６及び１２０．システム制御インタフェイス・ユニッ
ト１２４．ディスプレイ・メモリ１２８及びＣＲＴディ
スプレイ１３２を有するデータ処理シス１０２が、概括
的なブロック形式で示されている。

該システム１０２は、一つのユニットとしてデスク型の
ケース或いは他の適当なフレームに収納され得る。

キーボード１０８からオペレータによって投入された情
報は制御手段１０４によって処理される。

この情報は、制御信号（例えばディスケット・ユニット
１１６又は１２０からデータを読取るよう制御手段１０
４に指示する）として役立ち、或いは、周辺ディスケッ
ト・ユニット１１６又は１２０の一方のフレキシフル・
ディスケットに蓄積されるべきデータ、システム制御イ
ンタフェイス１２４を介して他の一つのサブシステム・
ユニットに送られるべきデータ、又はディスプレイ・メ
モリ１２８に蓄積された後ＣＲＴディスプレイ１３２上
に表示されるべきデータを構成する。

該制御手段１０４は、読取り専用メモリ （ＲＯＭ）についての公知のマイクロプロセッサ技術を
用いて、該システム１０２の動作を制御する。

即ち、制御手段１０４は、割込処理及びデータ・フロラ
制御などの該システムの動作を制御する様々な制御信号
を発生する。

該バッファ・メモリ１１２は、殆んどのデータが該バッ
ファ・メモリを介して送られ及び／又は該バッファ・メ
モリに一時的に蓄積されるので、これらの活動の全てに
於てインテグラル・ロールを行なう（ｐｌａｙ ａｎｉ
ｎｔｅｇｒａｌｒｏｌｅ ）。

本考案のバッファ・メモリ構成は、第１図に示された如
きシステムに於て用いられ得る。

第２図は、本考案により作られたバッファ・メモｌＪＭ
の特定の装備を示す。

このバッファ・メモリ構成は、第１図に関して記載した
ような様々な環境及びシステムに於て用いられることが
できるが、但し、成る型式のプロセッサ又は制御手段１
０４が動作を開始するために該バッファ・メモリ内に含
まれている。

また、斯かるシステムは、複数の周辺装置及び／又はサ
ブシステム（以下周辺装置と云う）２０８乃至２１６を
持っており、そしてそれらはバッファ・メモリにデータ
を与え或いはそれからデータを受信するために、時おり
バッファ・メモリに対してアクセスする必要がある。

本考案のバッファ・メモリ構成は、一つのバッファ・メ
モリ２２０を含んでおり、そしてそのバッファ メモリ
は例示的にはＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃｔ
ｏｒ 、 Ｉｎｃ、によって製造され、ＭＭ５２７０と
して同定されるようなダイナミック・ランダム・アクセ
ス・メモリ（ＲＡＭ）であって良い。

斯かるバッファ・メモリは、データを蓄積するためのメ
モリ素子又は位置の行と列とを含んでいる。

データが書込まれるべき位置、或いはデータが読取られ
るべき位置は、アドレス人力２２４から受信されるアド
レス情報によって同定される。

何れかの特定の位置に関して、二つの部を持った一つの
アドレスが受信され、その一つはバッファ・メモリの行
を同定し、他方はバッファ・メモリの列を同定する。

“行アドレス選択゛（ＲＡＳ）入力２２８を介して受信
された信号は、入力２２４を介して受は取られつ）ある
アドレスの部分が所望の行を同定していることをバッフ
ァ・メモリ２２０に示し、また゛列アドレス選択” （
ＣＡＳ）入力２３２を介し受信された信号は、入力２２
４を介して受信されつ）あるアドレスの部分が所望の列
を同定していることをバッファ・メモリ２２０に示す。

読取り／書込み（Ｒ／Ｗ）入力２３６上に受信された信
号は、受信されたバッファ・メモリ・アドレス情報によ
って同定された位置からデータが読取られるべきである
のか、それともその位置にデータが書込まれるべきでで
あるのかを、該バッファ・メモリに示す。

アドレス・ポインタ・メモリ２４０もまた含まれており
、そしてそれはその中に複数の蓄積位置を持っていて、
それらの各蓄積位置は周辺装置２０８乃至２１６の異な
ったものに割当てられている。

（実際に、こ）に記述されている特定の装備については
、アドレス・ポインタ・メモリに於ける二つの位置は、
各周辺装置に割当てられており、これら二つの位置は、
行と列のバッファ・メモリ・アドレスを含んでいる。

記述を簡単にするため、これらの二つの位置は単一位置
と呼ぶが、単一位置は二つの部分を持った一つのアドレ
スを含んでいると了解される）。

制御手段１０４によって、或いはマルチプレクサ２７２
を介してインフレメンタ回路２６８によって供給される
バッファ・メモリ・アドレスは、アドレス・ポインタ・
メモリに蓄積されて、データがバッファ・メモリから読
取られるべきバッファ・メモリ内の位置、又はデータが
書込まれるべきバッファ・メモリ内の位置を同定する。

このアドレス情報は、リード線２４２及び２４４を介し
て受信された信号に応答して、バッファ・メモリ人力２
２４を介してバッファ・メモリ２２０に与えられ、そし
てそれはバッファ・メモリに供給されるべきバッファ・
メモリ・アドレスを含むアドレス・ポインタ・メモリ２
４０に於ける位置を同定する。

このアドレス・ポインタ・メモリ２４０は、例示的には
Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｅｔｓ、 Ｉｎｃ、
によって製造され。

第７４８幡と同定された回路チップであって良い。

アドレス・ポインタ・メモリ２４０に供給される信号は
、制御手段１０４か、或いはマルチプレクサ及び蓄積素
子２５２を介して優先順位エンコーダ２４８から受信さ
れる。

この優先順位エンコーダ２４８は、周辺装置２０８乃至
２１６からリクエスト信号を受信し、リクエストしてい
る周辺装置を同定する同定信号を生ぜしめることによっ
て応答する。

この同定信号は、マルチプレクサ及び蓄積ユニット２５
２を介して、アドレス・ポインタ・メモリ２４０に供給
され、そしてまたリクエストしている周辺装置に供給し
戻される。

実際、リクエストしている周辺装置の同定は、該周辺装
置に割当てられたアドレス・ポインタ・メモリ２４０内
の位置を特定し、そしてバッファ・メモリにバッファ・
メモリ・アドレス情報が供給されるべき位置を特定する
のに用いられる。

この優先順位エンコーダ２４８は、米国特許第４２３７
５３５号（対応日本特許出願の公告番号：特公昭５９−
３６７７咥）に於て述べられている優先順位符号化論理
に関して記載されたと同様の機能を果す。

詳述すれば、優先順位エンコーダ２４８は、周辺装置２
０８乃至２１６からの一つ以上のリクエストに応答して
、リクエストしている何れの周辺装置が最高の優先順位
を持っているかを確認し、しかる後最高の優先順位を有
する周辺装置を同定する同定信号を生せしめる。

この優先順位エンコーダ２４８は、例えばＴｅｘａｅ
Ｉｎｓｔｒｕｍｅｎｔｅ 。

Ｉｎｃ、製のＮｏ、７４１４８として同定される優先順
位エンコーダであって良い。

特定の周辺装置は、その周辺装置を同定する同定信号の
受信に応答して、読取り信号又は書込み信号をバッファ
・メモリ２２０に与えて、バッファ・メモリからデータ
が読取られるべきこと、又はそれにデータが書込まれる
べきことを、メモリに知らせる。

問題の特定の周辺装置は、しかる後、二方向バス２５６
を介してメモリにデータを供給し、又はそれからデータ
を受信する。

第２図のバッファ・メモリ構成には、行／列選択論理ユ
ニット２６０もまた含まれており、それはメモリ内の所
望位置の行と列とを同定するために、バッファ・メモリ
・アドレスの各部分がバッファ・メモリ２２０に供給さ
れるべきとき、アドレス・ポインタ・メモリ２４０に合
図するために設けられている。

クロック発生器及びタイミング回路２６４は、該システ
ムの様々な要素にクロック信号を与え、そしてそれは在
来設計のものである。

バッファ・メモリからデータが読み取られるべきバッフ
ァ・メモリ内の位置又はデータが書込まれるべきバッフ
ァ・メモリ内の位置を同定するバッファ・メモリ・アド
レスはマルチプレクサ２７２を介して制御手段１０４に
よって最初に与えられる。

斯かる一つのバッファ・メモリ・アドレスが、アドレス
・ポインタ・メモリ２４０によってバッファ・メモリ２
２０に与えられた後、斯かるバッファ・メモリ・アドレ
スは、インフレメンタ回路２６８によって成る予定量だ
けインクレメントされ、そしてそれはインクレメントさ
れたバッファ・メモリ・アドレスをアドレス・ポインタ
・メモリ２４０に供給し戻す。

このインクレメントされたバッファ・メモリ・アドレス
は、データがバッファ・メモリから次に読取られ又はそ
れに書き込まれるべきバッファ・メモリ内の次の位置を
同定する。

このようにして、バッファ・メモリ２２０内の順次の位
置が同定されて、その位置からデータが読取られ、或い
はその位置にデータが書込まれる。

このインフレメンタ回路２６８は、各受信アドレスに固
定量が加算される在来の加算器であって良い。

第２図のバッファ・メモリ構成の動作について述べよう
。

周辺装置又はサブシステムのバッファ・メモリ２２０へ
のアクセスは、例えば使用者によりシステム内に打鍵さ
れた（投入された）インストラクションに応答して、制
御手段１０４により開示される。

制御手段１０４は、特定の周辺装置がバッファ・メモリ
に対してアクセスすべきことを決定し、そしてデータが
バッファ・メモリに読込まれるべきバッファ・メモリ・
アドレス、又はそこからデータが取り出されるべきバッ
ファ・メモリ・アドレスを、マルチプレクサ・ユニット
２７２を介して上記アドレス・ポインタ・メモリ２４０
に供給する。

制御手段１０４もまた同定信号をマルチプレクサ及び蓄
積ユニット２５２を介してアドレス・ポインタ・メモリ
２４０にも与えて、バッファ・メモリ・アドレスが蓄積
されるできアドレス・ポインタ・メモリの位置を特定す
る。

この位置は勿論、同定信号により同定された特定の周辺
装置に割当てられた位置である。

この信号は例示的にはマルチビット・ワードであり、そ
のビット数は、同定されるべき周辺装置の数によって決
定されることが必要である。

この同定信号は、アドレス・ポインタ・メモリ２４０に
与えられるのに加えて、周辺装置２０８乃至２１６の全
てに対しても与えられ、それによって、バッファ・メモ
リ２２０にデータを与えるべきこと、又はそれからデー
タを受信すべきことを同定された周辺装置に知らせる。

制御手段は、バス２７６を介して同定された周辺装置に
、それが何をなすべきは、即ちバッファ・メモリにデー
タを与えるのか、又はそれからデータを受信するのかを
知らせる。

その同定信号及び読取り又は書込み動作が生ずべきこと
を示す信号の受領に応答して、選択された周辺ユニット
は、リクエスト信号を優先順位エンコーダ２４８に供給
する。

このとき他の周辺装置からのリクエストもまた存在する
。

優先順位エンコーダ２４８は何れの周辺装置が最高の優
先順位を有するかを決定して、そのような周辺装置を同
定する同定信号を生ぜしめ、その信号はマルチプレクサ
及び蓄積ユニット２５２に与えられる。

（マルチプレクサ及び蓄積ユニット２５２）は制御手段
１０４によって条件づけられているので、優先順位エン
コーダによって生ぜしめられた同定信号は、マルチプレ
クサ及び蓄積ユニットの蓄積素子２５４に送られる。

）優先順位エンコーダ２４８は、しかる後クロック発生
器及びタイミング回路２６４に信号を送り、データの取
出し又はデータの蓄積の動作を開示する。

クロック発生器及びタイミング回路２６４は、マルチプ
レクサ及び蓄積ユニット２５２に信号を送り、蓄積され
た同定信号をアドレス・ポインタ・メモリ２４０及び選
択された周辺装置に出力する。

選択された周辺装置は、しかる後適切な読取り又は書込
み信号をバッファ・メモリ２２０に供給し、そのリクエ
スト信号（優先順位エンコーダ２４８に供給されつ）あ
る）をクリアする。

クロック発生器及びタイミング回路２６４はまた行／列
選択論理２６０にも信号を送り、そしてその行／列選択
論理２６０はアドレス・ポインタ・メモリ２４０に信号
を送って、選択された周辺装置（リード２４２上の同定
信号により同定された）に割当てられたアドレス・ポイ
ンタ・メモリ内の位置に蓄積されたバッファ・メモリ・
アドレスの第一の部分がバッファ・メモリ２２０に供給
されるべきことを示す。

行／列選択論理２６０はまたバッファ・メモリの入力２
２８にも信号を与えて、入力２２４上に受信されたバッ
ファ・メモリ・アドレスの部分がバッファ・メモリ内の
所望の位置の行を同定するためのものであることを表示
する。

しかる後、行／列選択論理２６０はクロック発生器及び
タイミング回路２６４からの他の信号に応答して、アド
レス・ポインタ・メモリ２４０に信号を送り、バッファ
・メモリ・アドレスの後の部分をバッファ・メモリ２２
０に供給し、そして該選択論理２６０はまたバッファ・
メモリの入力２３２に信号を供給して、その後に供給さ
れたアドレスの部分はバッファ・メモリに於ける所望位
置の列を同定することを表示する。

入力２３２に信号を与えるのに引続いて、バッファ・メ
モリはそのＲ／Ｗ人力２３６上に存在する信号を検査し
、しかる後バス２５６上に存在し且つ選択された周辺装
置からマルチプレクサ２７４を介して供給されたデータ
（書込信号が存在するとき）を蓄積するか、或いはデー
タをバス２５６に供給する（読取信号が存在するとき）
。

後者の場合には、クロック発生器及びタイミング回路２
６４は選択された周辺装置にバス２５６からデータを受
けるよう信号を送る。

データの各項目の読取り又は書込みに引続いて、選択さ
れた周辺装置は、更なるデータが移送されるべき場合に
は、他のリクエスト信号を優先順位エンコーダ２４８に
与える。

上述のリクエストをサービスする過程が反復されるが、
次の場合は例外である。

前述の如く、最初のバッファ・メモリ・アドレスがアド
レス・ポインタ・メモリ２４０に供給された後、次のバ
ッファ・メモリ・アドレス（データの特定のブロックに
関する）が、インフレメンタ回路２６８から得られ、そ
してそのインフレメンタ回路は最後に与えられたバッフ
ァ◆メモリ・アドレスを固定量だけ単にインクレメント
し、そしてそれをマルチプレクサ２７２を介してアドレ
ス・ポインタ・メモリに送り戻す。

所望の全てのデータがバッファ・メモリに供給され、又
はそれから受信されてしまった後、選択された周辺装置
は割込みリクエストを生じて、所望のデータがバッファ
・メモリから受信されてしまったこと又はそれに供給さ
れしまったことを制御手段に知らせる。

上述の如く、バッファ・メモリをアクセスするための簡
単で且つ構成が提供されている。

第２図に示された要素の成るものに関して特定の例示的
な回路が提案されたが、その他の要素は在来の回路であ
る。

例えば、マルチプレクサ２７２及び２７４は商業的に入
手可能なマルチプル２・ライン・トウー・１ライン・デ
ータ・セレクタ／マルチプレクサであって良く、そして
それは制御手段１０４の制御の下で動作する。

該マルチプレクサ及び蓄積ユニット２５２は蓄積能力を
有する類似の型のセレクタ／マルチプレクサであり得る
。

周辺装置２０Ｂ乃至２１６は、本考案の部分を威すもの
ではないが、上述の米国特許出願に於て述べられた周辺
装置と同様のものであって良い。

上記の構成は、本考案の原理の応用の例示にすぎないこ
とを理解すべきである。

様々な修正及び改変が本考案の精神及び範囲を逸脱する
ことなしに当該技術の熱達者によって案出され得るが、
前掲の実用新案登録請請求の範囲は、斯かる修正及び改
変を包含することを意図している。

【図面の簡単な説明】

第１図は、本考案のバッファ・メモリ構成が用いられ得
る、一つの例示的なデータ処理システムの一般的なブロ
ック図を示している。 第２図は、本考案の原理によって作られたバッファ・メ
モリ構成の模式図である。 符号の説明、１０２：データ処理システム、１０４：制
御手段（又はプロセッサ）、１０８：データ投入キーボ
ード、１１２：バッファ・メモリ、１１６，１２０：周
辺ディスケート・ユニット、１２４ニジステム制御イン
タフエイス・ユニット、１２８：ディスプレイ・メモリ
、１３２：ＣＲＴディスプレイ、２０８〜２１６：サブ
システム、２２０：バッファ・メモリ、２２４ニアドレ
ス入力、２２８：行アドレス選択（ＲＡＳ）入力、２３
２：列アドレス選択（ＣＡＳ）入力、２３６：読取り／
書込み（Ｒ／Ｗ）入力、２４０ニアドレス・ポインタ・
メモリ、２４２，２４４：リード線、２４８：優先順位
エンコーダ、２５２：蓄積素子、２５４：蓄積ユニット
、２５６二二方向バス、２６０：行／列選択論理ユニッ
ト、２６４：タイミング回路、２６８：インフレメンタ
回路、２７２．２７４：マルチプレクサ、２７６：バス
。

Claims (4)

【実用新案登録請求の範囲】
1. （１）制御手段及び複数の周辺装置を有し、それら周辺
   装置の各々がデータを供給し又はデータを受信すること
   が望まれるときリクエスト信号及び対応する書込み又は
   読取り信号を生ぜしめる一つのシステムに於けるバッフ
   ァ・メモリ構成であって、 書込み又は読取り信号に応答して、夫々上記周辺装置か
   らデータを受信し又はそれにデータを供給し、上記デー
   タがアドレス・データ・ワードによって特定された位置
   に蓄積され、又はその特定された位置から読取られるバ
   ッファ・メモリ手段、 各々が異なった周辺装置に割当てられている複数のメモ
   リ位置を含み、上記位置はバッファ・メモリ手段に於け
   る位置を同定するアドレス・データ・ワードを蓄積し、
   受信された同定信号により特定された周辺装置に割当て
   られた位置から上記バッファ・メモリ手段にアドレス・
   データ・ワードを供給するよう適合されているアドレス
   ・メモリ手段、 上記周辺装置に接続され、一つの周辺装置からのリクエ
   スト信号に応答して、リクエストしている周辺装置を同
   定する同定信号を生ぜしめるエンコーダ手段と、 上記同定信号を上記アドレス・メモリ手段に供給する手
   段、 上記同定された周辺装置から上記バッファ・メモリ手段
   に書込み又は読取り信号を供給する手段、 同定された周辺装置と上記バッファ・メモリ手段との間
   でデータを搬送する手段、 とを有するバッファ・メモリ構成。
2. （２）実用新案登録請求の範囲第１項記載のバッファ・
   メモリ構成であって、 アドレス・メモリ手段により供給されたアドレス・デー
   タ・ワードをインクレメントするアドレス・データ・ワ
   ードインクレメント手段と、制御手段からの選択制御信
   号に応答して、上記制御手段又は上記インクレメント手
   段から、上記アドレス・メモリ手段に対して、上記アド
   レス・メモリ手段に与えられた同定信号によって特定さ
   れた位置にアドレス・データ・ワードを供給するマルチ
   プレクサ手段、 とを更に含むバッファ・メモリ構成。
3. （３）実用新案登録請求の範囲第１項記載のバッファ・
   メモリ構成であって、 制御手段からの選択制御信号に応答して、上記制御手段
   又はエンコーダ手段からアドレス・メモリ手段に同定信
   号を供給するマルチプレクサ手段、 上記同定信号を一時的に蓄積し、上記同定信号を上記ア
   ドレス・メモリ手段に対して利用可能にさせる手段、 を更に含むバッファ・メモリ構成。
4. （４）実用新案登録請求の範囲第１項記載のバッファ・
   メモリ構成であって、 バッファ・メモリ手段が行と列とに配列したメモリ素子
   のアレイを含み、そのアレイに於ける特定の列とを同定
   することによって一つのメモリ位置を同定することがで
   き、 上記バッファ・メモリ手段は、アドレス情報を受は取る
   ためのアドレス入力と、信号を受けたとき上記アドレス
   入力上のアドレス情報によって特定された行を同定する
   行選択入力と、信号を受けたとき上記アドレス入力上の
   アドレス情報によって特定された列を同定する列選択入
   力と、読取り動作又は書込み動作の何れを行なうべきか
   を指示する信号を受は取る読取／書込み入力とを有し、 アドレス・メモリ手段は、行選択信号に応答して同定さ
   れたアドレス・データ・ワードの第一の部分をバッファ
   ・メモリ手段のアドレス入力に供給し、また列選択信号
   に応答して上記アドレス・データ・ワードの第二の部分
   を上記アドレス入力に供給するようになっており、上記
   アドレス・メモリ手段に行選択信号及び列選択信号を選
   択的に供給し、また上記バッファ・メモリ手段の行選択
   入力と列選択入力に信号を供給する行及び列選択論理を
   有することを特徴とするバッファ・メモリ構成。