JPH03252750A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
- Publication number
- JPH03252750A JPH03252750A JP5103690A JP5103690A JPH03252750A JP H03252750 A JPH03252750 A JP H03252750A JP 5103690 A JP5103690 A JP 5103690A JP 5103690 A JP5103690 A JP 5103690A JP H03252750 A JPH03252750 A JP H03252750A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- host device
- interrupt request
- setting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 230000010365 information processing Effects 0.000 claims description 3
- 238000012790 confirmation Methods 0.000 abstract 3
- 238000003745 diagnosis Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置における割り込み方式に関し、特
に複数のＩ／Ｏ装置がそれぞれ使用する割り込み要求チ
ャネルの割り付けに誤りがないかを検出する方法に関す
る。
に複数のＩ／Ｏ装置がそれぞれ使用する割り込み要求チ
ャネルの割り付けに誤りがないかを検出する方法に関す
る。
従来、この種の割り込み制御回路では、Ｉ／Ｏ装置から
割り込み要求を発生する要因として、Ｉ／Ｏ装置が持つ
機能を実行する段階で上位装置による制御介入を必要と
するタイミングが発生した場合のみが一般的であった。
割り込み要求を発生する要因として、Ｉ／Ｏ装置が持つ
機能を実行する段階で上位装置による制御介入を必要と
するタイミングが発生した場合のみが一般的であった。
また、上位装置が持つ各Ｉ／Ｏ装置からの割り込み要求
チャネルの数は一定であり、Ｉ／Ｏ装置の種類が割り込
み要求チャネルの数より多いため、システムは実現機能
に応じて割り込み要求チャネルの数の範囲内で各Ｉ／Ｏ
装置を選択して構築され、かつ、各Ｉ／Ｏ装置の割り込
み要求チャネルの割り付けは一定の法則に従って割り付
けられていた。
チャネルの数は一定であり、Ｉ／Ｏ装置の種類が割り込
み要求チャネルの数より多いため、システムは実現機能
に応じて割り込み要求チャネルの数の範囲内で各Ｉ／Ｏ
装置を選択して構築され、かつ、各Ｉ／Ｏ装置の割り込
み要求チャネルの割り付けは一定の法則に従って割り付
けられていた。
各Ｉ／Ｏ装置が持つ割り込み要求チャネルは町変となる
機能を有しており、−船釣にデイツプスイッチ等による
機械的信号切り換えを人為的操作により行うことによっ
て実現されていた。
機能を有しており、−船釣にデイツプスイッチ等による
機械的信号切り換えを人為的操作により行うことによっ
て実現されていた。
上述した従来の割り込み制御回路では、各Ｉ／Ｏ装置の
割り込み要求チャネルの割り付けが、デイツプスイッチ
等による人為的操作により設定されるため、システムと
して必要とされる各Ｉ／Ｏ装置の割り込み要求チャネル
の割り付けに対し、誤りが発生する可能性がある。
割り込み要求チャネルの割り付けが、デイツプスイッチ
等による人為的操作により設定されるため、システムと
して必要とされる各Ｉ／Ｏ装置の割り込み要求チャネル
の割り付けに対し、誤りが発生する可能性がある。
したがって、システム立ち上げ時における初期診断実行
時に、上記誤りを検出すべきなのであるが、各Ｉ／Ｏ装
置において、割り込み要求を発生させるためには、各Ｉ
／Ｏ装置が持つ機能を実際に動作させねばならず、容易
に割り込み要求チャ木ルを確認出来ないという欠点があ
る。
時に、上記誤りを検出すべきなのであるが、各Ｉ／Ｏ装
置において、割り込み要求を発生させるためには、各Ｉ
／Ｏ装置が持つ機能を実際に動作させねばならず、容易
に割り込み要求チャ木ルを確認出来ないという欠点があ
る。
本発明の割り込み制御回路の構成は、情報処理装置にお
ける上位装置が複数のＩ／Ｏ装置がらの割り込み要求を
複数の割り込み要求チャネルにより受けつける割り込み
方式において、複数のＩ／Ｏ装置それぞれに上位装置か
らの命令にてセット及びリセットすることにより割り込
み要求の生成及び停止が可能な割り込みレジスタを有し
、各Ｉ／Ｏ装置に割り付けられる割り込み要求チャネル
の対応を確認する方法として、各Ｉ／Ｏ装置に対して順
次既割り込みレジスタのセットの後、既上位装置にて受
けつける割り込み要求チャネルを認識することによって
行うことを特徴とする。上位装置に対し、割り込み要求
を行なう複数のＩ／Ｏ装置それぞれに、上位装置からの
命令にてセット及びリセットすることにより割り込み要
求の生成及び停止が可能な割り込みレジスタを有してい
る。
ける上位装置が複数のＩ／Ｏ装置がらの割り込み要求を
複数の割り込み要求チャネルにより受けつける割り込み
方式において、複数のＩ／Ｏ装置それぞれに上位装置か
らの命令にてセット及びリセットすることにより割り込
み要求の生成及び停止が可能な割り込みレジスタを有し
、各Ｉ／Ｏ装置に割り付けられる割り込み要求チャネル
の対応を確認する方法として、各Ｉ／Ｏ装置に対して順
次既割り込みレジスタのセットの後、既上位装置にて受
けつける割り込み要求チャネルを認識することによって
行うことを特徴とする。上位装置に対し、割り込み要求
を行なう複数のＩ／Ｏ装置それぞれに、上位装置からの
命令にてセット及びリセットすることにより割り込み要
求の生成及び停止が可能な割り込みレジスタを有してい
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。上
位装置１は、Ｉ／Ｏ装置Ａ２．Ｉ／Ｏ装置！Ｂ ３ 、
Ｉ ／Ｏ装置Ｃ４がそれぞれ持っ■／Ｏ命令制御部
６〜８に対するインタフェースとして、ｉビットのアド
レス信号群Ａ２１．ｍビットのデータ信号群Ｄ２２．書
き込み信号ｌ０Ｗ２３及び各Ｉ／Ｏ装置からのＲＯ〜Ｒ
７で示す８チャネル分の割り込み要求を受けつける割り
込み制御部５を有している。
位装置１は、Ｉ／Ｏ装置Ａ２．Ｉ／Ｏ装置！Ｂ ３ 、
Ｉ ／Ｏ装置Ｃ４がそれぞれ持っ■／Ｏ命令制御部
６〜８に対するインタフェースとして、ｉビットのアド
レス信号群Ａ２１．ｍビットのデータ信号群Ｄ２２．書
き込み信号ｌ０Ｗ２３及び各Ｉ／Ｏ装置からのＲＯ〜Ｒ
７で示す８チャネル分の割り込み要求を受けつける割り
込み制御部５を有している。
Ｉ／Ｏ命令制御部６〜８では、上位装Ｗ１からのインタ
フェースＡ２１．Ｄ２２．ｌ０Ｗ２３によるＩ／Ｏ命令
により、割り込みレジスタ１２〜］４の有するセット信
号人力Ｓ及びリセット信号人力Ｒに対して信号を出力し
ている。
フェースＡ２１．Ｄ２２．ｌ０Ｗ２３によるＩ／Ｏ命令
により、割り込みレジスタ１２〜］４の有するセット信
号人力Ｓ及びリセット信号人力Ｒに対して信号を出力し
ている。
割り込みレジスタ１２〜１４の出力は、それぞれ各Ｉ／
Ｏ装置内部の本来の割り込み要因発生信号１５〜１７と
、ＮＯＲゲート１５〜１７によって論理和がとられ、出
力信号は８極デイツプスイツチ９〜１１の一方の接続端
子にすべて接続される。
Ｏ装置内部の本来の割り込み要因発生信号１５〜１７と
、ＮＯＲゲート１５〜１７によって論理和がとられ、出
力信号は８極デイツプスイツチ９〜１１の一方の接続端
子にすべて接続される。
８極デイツプスイツチ９〜１１の上記一方の接続端子に
相対する他方の接続端子それぞれは、割り込み要求チャ
ネルインタフェースＩＲＯ〜ｌＲ７３１〜２４によって
互いに接続された後割り込み制御部５に入力される。
相対する他方の接続端子それぞれは、割り込み要求チャ
ネルインタフェースＩＲＯ〜ｌＲ７３１〜２４によって
互いに接続された後割り込み制御部５に入力される。
ここで、Ｉ／Ｏ装ＷＢ３とＩ／Ｏ装Ｗ ｎ ４との間を
破線で示しているのは、この間に上記説明した内容と同
様にＩ／Ｏ装置が５個まで接続可能であることを意味し
ている。
破線で示しているのは、この間に上記説明した内容と同
様にＩ／Ｏ装置が５個まで接続可能であることを意味し
ている。
次に、動作について詳細に説明する。
８極デイツプスイツチ９〜１１のそれぞれに対するスイ
ッチ設定が、割り込み要求チャネルインタフェースＩＲ
３，ＩＲ６，ＩＲＱの順で対応されたスイッチ位置に設
定されている。
ッチ設定が、割り込み要求チャネルインタフェースＩＲ
３，ＩＲ６，ＩＲＱの順で対応されたスイッチ位置に設
定されている。
Ｉ／Ｏ装ＷＡ２の割り込み要求チャネルを確認するには
、Ｉ／Ｏ装置Ａ、Ｂ、ｎ・ ２，３．４すべてに対し、
内部機能を非動作状態として本来の割り込み要因発生信
号１５〜１７がオンとならない様、上位装置１が制御し
、かつ、上位装置１からのＩ／Ｏ命令により、割り込み
レジスタ１２〜１４に対してそれぞれオン、オフ、オフ
の順に状態設定することにより、割り込み制御部５が受
けつける唯一の割り込み要求Ｒ３によって行う。
、Ｉ／Ｏ装置Ａ、Ｂ、ｎ・ ２，３．４すべてに対し、
内部機能を非動作状態として本来の割り込み要因発生信
号１５〜１７がオンとならない様、上位装置１が制御し
、かつ、上位装置１からのＩ／Ｏ命令により、割り込み
レジスタ１２〜１４に対してそれぞれオン、オフ、オフ
の順に状態設定することにより、割り込み制御部５が受
けつける唯一の割り込み要求Ｒ３によって行う。
Ｉ／Ｏ装ｆｆＢ５．Ｉ／Ｏ装Ｗ ｎ ４についても同様
にして、確認対象となるＩ／Ｏ装置の持つ割り込みレジ
スタのみをオン状態に設定し、上位装置１が受けつける
割り込み要求によって行なわれる。
にして、確認対象となるＩ／Ｏ装置の持つ割り込みレジ
スタのみをオン状態に設定し、上位装置１が受けつける
割り込み要求によって行なわれる。
以上説明したように本発明は、上位装置からの命令にて
各Ｉ／Ｏ装置の割り込み要求の生成及び停止を自由に行
うことにより、各Ｉ／Ｏ装置に割り付けられている割り
込み要求チャネルを容易に確認することが出来るという
効果がある。
各Ｉ／Ｏ装置の割り込み要求の生成及び停止を自由に行
うことにより、各Ｉ／Ｏ装置に割り付けられている割り
込み要求チャネルを容易に確認することが出来るという
効果がある。
り込み要因発生信号、２１・・・ρビットアドレス信号
群（Ａ）、２２・・・ｍビットデータ信号群（Ｄ）、２
３・・・書き込み信号（ＩＯＷ＞、２４〜３１・・・割
り込み要求チャネルインタフェース（ＩＲ７〜ＩＲＱ）
。
群（Ａ）、２２・・・ｍビットデータ信号群（Ｄ）、２
３・・・書き込み信号（ＩＯＷ＞、２４〜３１・・・割
り込み要求チャネルインタフェース（ＩＲ７〜ＩＲＱ）
。
Claims (1)
- 情報処理装置における上位装置が複数のＩ／Ｏ装置から
の割り込み要求を複数の割り込み要求チャネルにより受
けつける割り込み方式において、複数のＩ／Ｏ装置それ
ぞれに上位装置からの命令にてセット及びリセットする
ことにより割り込み要求の生成及び停止が可能な割り込
みレジスタを有し、各Ｉ／Ｏ装置に割り付けられる割り
込み要求チャネルの対応を確認する方法として、各Ｉ／
Ｏ装置に対して順次既割り込みレジスタのセットの後、
既上位装置にて受けつける割り込み要求チャネルを認識
することによって行うことを特徴とする割り込み制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103690A JPH03252750A (ja) | 1990-03-01 | 1990-03-01 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5103690A JPH03252750A (ja) | 1990-03-01 | 1990-03-01 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252750A true JPH03252750A (ja) | 1991-11-12 |
Family
ID=12875580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5103690A Pending JPH03252750A (ja) | 1990-03-01 | 1990-03-01 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252750A (ja) |
-
1990
- 1990-03-01 JP JP5103690A patent/JPH03252750A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03252750A (ja) | 割り込み制御回路 | |
| US6622181B1 (en) | Timing window elimination in self-modifying direct memory access processors | |
| JP2990800B2 (ja) | 割込み処理装置 | |
| JPH06119280A (ja) | データ処理装置 | |
| SU964647A1 (ru) | Устройство дл тестового контрол цифровых вычислительных машин | |
| JPH05282244A (ja) | 情報処理装置 | |
| KR100242690B1 (ko) | 어드레스 라인을 이용한 하위 장치 제어 장치 | |
| SU1432535A1 (ru) | Устройство дл сопр жени абонентов с ЭВМ | |
| JPH07311718A (ja) | ２重化システム | |
| JP2531080B2 (ja) | バスアダプタ切り換え方式 | |
| JPH05143483A (ja) | リセツト制御システム | |
| JPH06259375A (ja) | バス接続装置 | |
| JPH0713883A (ja) | バスアダプタ装置 | |
| JPH0713879A (ja) | バス接続装置 | |
| JPH0475154A (ja) | 縦続接続された端末装置のアドレス設定方式 | |
| JPS63271642A (ja) | 割込み優先度制御回路 | |
| JPH0567025A (ja) | 周辺制御装置 | |
| JPH0195349A (ja) | 入出力装置 | |
| JPH053016B2 (ja) | ||
| JPH05120031A (ja) | マイクロコンピユータ | |
| JPH0296258A (ja) | コマンド実行制御方式 | |
| JPS62279430A (ja) | 情報処理装置 | |
| JPS62107355A (ja) | デ−タ処理装置 | |
| JPS63249244A (ja) | メモリ制御方式 | |
| JPH04140870A (ja) | 入出力処理装置 |