JPH06259375A - バス接続装置 - Google Patents
バス接続装置Info
- Publication number
- JPH06259375A JPH06259375A JP5049394A JP4939493A JPH06259375A JP H06259375 A JPH06259375 A JP H06259375A JP 5049394 A JP5049394 A JP 5049394A JP 4939493 A JP4939493 A JP 4939493A JP H06259375 A JPH06259375 A JP H06259375A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- input
- output control
- memory
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
- Memory System (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 低速バスのバス使用許可信号を用いて特定の
入出力制御装置のＩＤコードを検索し、そのＩＤコード
を用いてＣＰＵへの割り込みを行いソフトウェアに異常
通知を行う。 【構成】 エンコーダ１１２とデコーダ１１１は、入出
力制御装置から低速バス５０の使用要求に対するバス調
停を行い、バス使用許可番号ｈを出力する。バッファレ
ジスタ１０５は入出力制御装置が起動する低速バスでの
メモリライト時のアドレス／データｂをバス使用許可番
号ｉと共に保持する。高速バス４０のメモリ３０にメモ
リライトを実行したサイクルが異常であった場合、その
時に使用したバッファレジスタに格納されていたバス使
用許可番号ｍに当たる入出力制御装置のＩＤコードをＲ
ＯＭ１１０から検索し、このＩＤコードを用いてＣＰＵ
２０に割り込み、データ書き逃げエラーがあったことを
ソフトウェアに通知する。
入出力制御装置のＩＤコードを検索し、そのＩＤコード
を用いてＣＰＵへの割り込みを行いソフトウェアに異常
通知を行う。 【構成】 エンコーダ１１２とデコーダ１１１は、入出
力制御装置から低速バス５０の使用要求に対するバス調
停を行い、バス使用許可番号ｈを出力する。バッファレ
ジスタ１０５は入出力制御装置が起動する低速バスでの
メモリライト時のアドレス／データｂをバス使用許可番
号ｉと共に保持する。高速バス４０のメモリ３０にメモ
リライトを実行したサイクルが異常であった場合、その
時に使用したバッファレジスタに格納されていたバス使
用許可番号ｍに当たる入出力制御装置のＩＤコードをＲ
ＯＭ１１０から検索し、このＩＤコードを用いてＣＰＵ
２０に割り込み、データ書き逃げエラーがあったことを
ソフトウェアに通知する。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ及び中央処理装
置が接続された高速バスと複数の入出力制御装置が接続
された低速バスとを接続するバス接続装置に関するもの
である。
置が接続された高速バスと複数の入出力制御装置が接続
された低速バスとを接続するバス接続装置に関するもの
である。
【０００２】
【従来の技術】従来の技術では、入出力制御装置からの
メモリライト動作は、次のようしてい行われている。す
なわち、バス接続装置が低速バスと高速バスとを論理的
に直結し、入出力制御装置がメモリにデータを書き込む
とき、メモリからの応答があるまで低速バスと高速バス
とをロックする。しかし、この方法は低速バスと高速バ
スの両方を同時に一定時間使用するため、バス効率が悪
くなるという欠点がある。
メモリライト動作は、次のようしてい行われている。す
なわち、バス接続装置が低速バスと高速バスとを論理的
に直結し、入出力制御装置がメモリにデータを書き込む
とき、メモリからの応答があるまで低速バスと高速バス
とをロックする。しかし、この方法は低速バスと高速バ
スの両方を同時に一定時間使用するため、バス効率が悪
くなるという欠点がある。
【０００３】そのため、次に述べるような“データ書き
逃げ”方式が採用されている。このデータ書き逃げ方式
では、入出力制御装置がメモリへのライト動作を実行す
る時、まず、バス接続装置は入出力制御装置からアドレ
ス情報と書込みデータとを受け、それらアドレス情報と
書込みデータとを内部のバッファにメモリライト情報と
してロードした時点でバスサイクルを終了し、メモリラ
イトを見かけ上高速に終了させる。引き続いて、バス接
続装置はバッファ内にメモリライト情報があれば独自に
高速バス上のメモリにそのメモリライト情報を送り、メ
モリライトを実行する。
逃げ”方式が採用されている。このデータ書き逃げ方式
では、入出力制御装置がメモリへのライト動作を実行す
る時、まず、バス接続装置は入出力制御装置からアドレ
ス情報と書込みデータとを受け、それらアドレス情報と
書込みデータとを内部のバッファにメモリライト情報と
してロードした時点でバスサイクルを終了し、メモリラ
イトを見かけ上高速に終了させる。引き続いて、バス接
続装置はバッファ内にメモリライト情報があれば独自に
高速バス上のメモリにそのメモリライト情報を送り、メ
モリライトを実行する。
【０００４】しかしながら、従来のデータ書き逃げ方式
では、バス接続装置がメモリライト時にメモリから異常
報告を受けても、実際にデータを出力した入出力制御装
置はバスサイクルを終了しているため、先のメモリライ
ト異常通知をどの入出力制御装置に報告したらよいかを
判定することが出来ない。そのため、以後のメモリライ
トサービスを停止するか、バス接続装置自身がバス調停
をすべて禁止するといった方法で対応し、メモリライト
の異常処理はソフトウェアによるタイムアウト処理に委
ねる方法を採用している。
では、バス接続装置がメモリライト時にメモリから異常
報告を受けても、実際にデータを出力した入出力制御装
置はバスサイクルを終了しているため、先のメモリライ
ト異常通知をどの入出力制御装置に報告したらよいかを
判定することが出来ない。そのため、以後のメモリライ
トサービスを停止するか、バス接続装置自身がバス調停
をすべて禁止するといった方法で対応し、メモリライト
の異常処理はソフトウェアによるタイムアウト処理に委
ねる方法を採用している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た従来のデータ書き逃げ方式では、特定の入出力制御装
置を判定することが出来ないために、低速バスに接続さ
れた全ての入出力制御装置が切り離されることなる。こ
れは書き逃げデータは正常でも、バス接続装置が実際に
行ったメモリライトが異常にもかかわらず、ソフトウェ
アからは見かけ上、低速バス配下の入出力制御装置の異
常として判定されるからである。また、バス接続装置か
ら中央処理装置に異常通知として割り込んでも、ソフト
ウェアでは特定の入出力制御装置を判定することは困難
である。
た従来のデータ書き逃げ方式では、特定の入出力制御装
置を判定することが出来ないために、低速バスに接続さ
れた全ての入出力制御装置が切り離されることなる。こ
れは書き逃げデータは正常でも、バス接続装置が実際に
行ったメモリライトが異常にもかかわらず、ソフトウェ
アからは見かけ上、低速バス配下の入出力制御装置の異
常として判定されるからである。また、バス接続装置か
ら中央処理装置に異常通知として割り込んでも、ソフト
ウェアでは特定の入出力制御装置を判定することは困難
である。
【０００６】したがって、本発明の目的は、メモリライ
トの書き逃げエラー発生時に、そのメモリライト情報を
送出した入出力制御装置を特定してその識別コードを用
いて中央処理装置に割り込みを行うことができるバス接
続装置を提供することにある。
トの書き逃げエラー発生時に、そのメモリライト情報を
送出した入出力制御装置を特定してその識別コードを用
いて中央処理装置に割り込みを行うことができるバス接
続装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明のバス接続装置
は、メモリ及び中央処理装置が接続された高速バスと、
複数の入出力制御装置が接続された低速バスとの間を論
理的に接続するバス接続装置に於て、複数の入出力制御
装置からの低速バスの使用要求に対するバス調停を行
い、バス使用許可番号を出力するバス調停手段と、入出
力制御装置が起動するメモリサイクル時のアドレス情報
と書込みデータとをバス使用許可番号と共に保持する複
数段のバッファレジスタと、入出力制御装置に代わって
バッファレジタを経由し高速バスに接続されたメモリに
メモリライトを実行したサイクルが異常であった場合、
その時のバス使用許可番号に相当する入出力制御装置の
識別コードを検索する検索手段と、中央処理装置に対し
識別コードを用いて割り込み要求を行う割込要求手段と
を有することを特徴とする。
は、メモリ及び中央処理装置が接続された高速バスと、
複数の入出力制御装置が接続された低速バスとの間を論
理的に接続するバス接続装置に於て、複数の入出力制御
装置からの低速バスの使用要求に対するバス調停を行
い、バス使用許可番号を出力するバス調停手段と、入出
力制御装置が起動するメモリサイクル時のアドレス情報
と書込みデータとをバス使用許可番号と共に保持する複
数段のバッファレジスタと、入出力制御装置に代わって
バッファレジタを経由し高速バスに接続されたメモリに
メモリライトを実行したサイクルが異常であった場合、
その時のバス使用許可番号に相当する入出力制御装置の
識別コードを検索する検索手段と、中央処理装置に対し
識別コードを用いて割り込み要求を行う割込要求手段と
を有することを特徴とする。
【０００８】
【実施例】以下、図面を参照して本発明の実施例につい
て詳細に説明する。
て詳細に説明する。
【０００９】図１に本発明の一実施例によるバス接続装
置を含む情報処理システムの構成を示す。
置を含む情報処理システムの構成を示す。
【００１０】図示の情報処理システムは、第１乃至第Ｎ
の入出力制御装置１０−１〜１０−Ｎ（Ｎは２以上の整
数）と、中央処理装置（ＣＰＵ）２０と、メインメモリ
３０と、高速バス４０と、低速バス５０と、本発明に係
るバス接続装置１００とを有する。第１乃至第Ｎの入出
力制御装置１０−１〜１０−Ｎは、低速バス５０に接続
され、バス接続装置１００を介して高速バス４０に論理
的に接続されている。高速バス４０には中央処理装置２
０及びメインメモリ３０が接続されている。
の入出力制御装置１０−１〜１０−Ｎ（Ｎは２以上の整
数）と、中央処理装置（ＣＰＵ）２０と、メインメモリ
３０と、高速バス４０と、低速バス５０と、本発明に係
るバス接続装置１００とを有する。第１乃至第Ｎの入出
力制御装置１０−１〜１０−Ｎは、低速バス５０に接続
され、バス接続装置１００を介して高速バス４０に論理
的に接続されている。高速バス４０には中央処理装置２
０及びメインメモリ３０が接続されている。
【００１１】バス接続装置１００は、ドライバ（ＤＲ
Ｖ）１０１と、レシーバ（ＲＣＶ）１０２と、パリティ
検出回路１０３と、デコーダ１０４と、複数段のバッフ
ァレジスタ１０５と、レジスタ１０６〜１０９と、読出
し専用メモリ（ＲＯＭ）１１０と、デコーダ１１１と、
エンコーダ１１２と、セレクタ１１３とを有する。バッ
ファレジスタ１０５はメモリライトを高速に行うための
ものである。バス接続装置１００は種々の機能を有して
いるが、その一つの機能に、本発明に係る、特定の入出
力制御装置をバス調停を利用して識別するメカニズムが
ある。以下、このメカニズムについて、第１の入出力制
御装置１０−１がメモリライトを実行する場合を例にと
って、詳細に説明する。
Ｖ）１０１と、レシーバ（ＲＣＶ）１０２と、パリティ
検出回路１０３と、デコーダ１０４と、複数段のバッフ
ァレジスタ１０５と、レジスタ１０６〜１０９と、読出
し専用メモリ（ＲＯＭ）１１０と、デコーダ１１１と、
エンコーダ１１２と、セレクタ１１３とを有する。バッ
ファレジスタ１０５はメモリライトを高速に行うための
ものである。バス接続装置１００は種々の機能を有して
いるが、その一つの機能に、本発明に係る、特定の入出
力制御装置をバス調停を利用して識別するメカニズムが
ある。以下、このメカニズムについて、第１の入出力制
御装置１０−１がメモリライトを実行する場合を例にと
って、詳細に説明する。
【００１２】第１の入出力制御装置１０−１は、メモリ
ライトを実行する前に、まず低速バス５０を使用するこ
とを要求するバス使用要求ｅをバス接続装置１００に送
出する。バス接続装置１００では、このバス使用要求ｅ
をレシーバ１０２を介してエンコーダ１１２で受ける。
エンコーダ１１２はデコーダ１１１と協働して低速バス
使用の優先順位を決定する。すなわち、エンコーダ１１
２とデコーダ１１１との組み合わせは第１乃至第Ｎの入
出力制御装置１０−１〜１０−Ｎからの低速バス５０の
バス使用要求ｅに対するバス調停を行うバス調整手段と
して働く。ここで第１の入出力制御装置１０−１に優先
順位があると決定したとする。この場合、デコーダ１１
１は第１の入出力制御装置１０−１に対応するバス使用
許可番号ｆをドライバ１０１を介して第１の入出力制御
装置１０−１に送出して、第１の入出力制御装置１０−
１に低速バス５０の使用許可を与える。また、デコーダ
１１１から出力されたバス使用許可番号ｈはレジスタ１
０７に保持される。
ライトを実行する前に、まず低速バス５０を使用するこ
とを要求するバス使用要求ｅをバス接続装置１００に送
出する。バス接続装置１００では、このバス使用要求ｅ
をレシーバ１０２を介してエンコーダ１１２で受ける。
エンコーダ１１２はデコーダ１１１と協働して低速バス
使用の優先順位を決定する。すなわち、エンコーダ１１
２とデコーダ１１１との組み合わせは第１乃至第Ｎの入
出力制御装置１０−１〜１０−Ｎからの低速バス５０の
バス使用要求ｅに対するバス調停を行うバス調整手段と
して働く。ここで第１の入出力制御装置１０−１に優先
順位があると決定したとする。この場合、デコーダ１１
１は第１の入出力制御装置１０−１に対応するバス使用
許可番号ｆをドライバ１０１を介して第１の入出力制御
装置１０−１に送出して、第１の入出力制御装置１０−
１に低速バス５０の使用許可を与える。また、デコーダ
１１１から出力されたバス使用許可番号ｈはレジスタ１
０７に保持される。
【００１３】バス使用許可番号ｆに応答して、第１の入
出力制御装置１０−１はメモリライトサイクルを起動し
て低速バス５０にアドレス／データａを送出する。
出力制御装置１０−１はメモリライトサイクルを起動し
て低速バス５０にアドレス／データａを送出する。
【００１４】バス接続装置１００では、このアドレス／
データａをパリティ検出回路１０３で受ける。パリティ
検出回路１０３は、受けとったアドレス／データａが異
常であるか否かをチェックし、異常であれば異常を示す
ステータスｄをそのメモリライトサイクル内にドライバ
１０１を介して第１の入出力制御装置１０−１に報告す
る。一方、異常が無ければ、第１の入出力制御装置１０
−１は次のメモリライトサイクルを実行するためにバス
使用要求ｅを行い、前述した動作を繰り返す。
データａをパリティ検出回路１０３で受ける。パリティ
検出回路１０３は、受けとったアドレス／データａが異
常であるか否かをチェックし、異常であれば異常を示す
ステータスｄをそのメモリライトサイクル内にドライバ
１０１を介して第１の入出力制御装置１０−１に報告す
る。一方、異常が無ければ、第１の入出力制御装置１０
−１は次のメモリライトサイクルを実行するためにバス
使用要求ｅを行い、前述した動作を繰り返す。
【００１５】一方、バス接続装置１００は、正常なアド
レス／データａを一旦レジスタ１０８で保持した後、そ
れを正常なメモリライト情報ｂとしてバッファレジスタ
１０５にロードする。この時、バス接続装置１００は、
先のバス調停で許可を与えたレジスタ１０７に保持され
ているバス使用許可番号ｉも同時にバッファレジスタ１
０５にロードする。このような一連の動作によって、低
速バス５０のメモリライトサイクルを終了する。
レス／データａを一旦レジスタ１０８で保持した後、そ
れを正常なメモリライト情報ｂとしてバッファレジスタ
１０５にロードする。この時、バス接続装置１００は、
先のバス調停で許可を与えたレジスタ１０７に保持され
ているバス使用許可番号ｉも同時にバッファレジスタ１
０５にロードする。このような一連の動作によって、低
速バス５０のメモリライトサイクルを終了する。
【００１６】バッファレジスタ１０５はその内部に一つ
でもメモリライト情報が格納されていれば、高速バス４
０に接続されているメインメモリ３０にメモリライトを
実行する。すなわち、バッファレジスタ１０５に格納さ
れたメモリライト情報ｃはドライバ１０１及び高速バス
４０を介してメインメモリ３０に送出される。この時、
バッファレジスタ１０５内に格納されているバス使用許
可番号ｊは高速バス４０に出力されることなく、レジス
タ１０６に導かれる。
でもメモリライト情報が格納されていれば、高速バス４
０に接続されているメインメモリ３０にメモリライトを
実行する。すなわち、バッファレジスタ１０５に格納さ
れたメモリライト情報ｃはドライバ１０１及び高速バス
４０を介してメインメモリ３０に送出される。この時、
バッファレジスタ１０５内に格納されているバス使用許
可番号ｊは高速バス４０に出力されることなく、レジス
タ１０６に導かれる。
【００１７】メインメモリ３０から高速バス４０及びレ
シーバ回路１０２を介して異常報告を示すステータスｌ
がバス接続装置１００に送出されてきたとする。この場
合、バス接続装置１００では、このステータスｌをデコ
ーダ１０４で検出し、デコーダ１０４はエラーセット信
号ｋを出力する。このエラーセット信号ｋに応答して、
レジスタ１０６はバス使用許可番号ｊをセットする。レ
ジスタ１０６の出力ｍはＲＯＭ１１０に供給される。Ｒ
ＯＭ１１０は予めバス使用許可番号に対応して第１乃至
第Ｎの入出力制御装置１０−１〜１０−Ｎを識別するた
めの識別（ＩＤ）コードを格納している。レジスタ１０
６の出力に応答してＲＯＭ１１０はそれに対応するＩＤ
コードｎを出力する。したがって、デコーダ１０４とレ
ジスタ１０６とＲＯＭ１１０との組み合わせは、入出力
制御装置に代わってバッファレジスタ１０５を経由し高
速バス４０に接続されたメインメモリ３０にメモリライ
トを実行したサイクルが異常であった場合、その時のバ
ス使用許可番号ｊに相当する入出力制御装置の識別コー
ドを検索する検索手段として働く。
シーバ回路１０２を介して異常報告を示すステータスｌ
がバス接続装置１００に送出されてきたとする。この場
合、バス接続装置１００では、このステータスｌをデコ
ーダ１０４で検出し、デコーダ１０４はエラーセット信
号ｋを出力する。このエラーセット信号ｋに応答して、
レジスタ１０６はバス使用許可番号ｊをセットする。レ
ジスタ１０６の出力ｍはＲＯＭ１１０に供給される。Ｒ
ＯＭ１１０は予めバス使用許可番号に対応して第１乃至
第Ｎの入出力制御装置１０−１〜１０−Ｎを識別するた
めの識別（ＩＤ）コードを格納している。レジスタ１０
６の出力に応答してＲＯＭ１１０はそれに対応するＩＤ
コードｎを出力する。したがって、デコーダ１０４とレ
ジスタ１０６とＲＯＭ１１０との組み合わせは、入出力
制御装置に代わってバッファレジスタ１０５を経由し高
速バス４０に接続されたメインメモリ３０にメモリライ
トを実行したサイクルが異常であった場合、その時のバ
ス使用許可番号ｊに相当する入出力制御装置の識別コー
ドを検索する検索手段として働く。
【００１８】ＲＯＭ１１０から出力されたＩＤコードｎ
はレジスタ１０９にセットされる。この場合には、ＩＤ
コードｎは第１の入出力制御装置１０−１を示してい
る。エラー時にレジスタ１０９にセットされたＩＤコー
ドｐを用いて、バス制御装置１００は、第１の入出力制
御装置１０−１に代わって、中央処理装置２０に対し
て、セレクタ１１３、ドライバ１０１を介して割り込み
要求信号ｑにてメモリライトの異常通知を行う。すなわ
ち、レジスタ１０９とセレクタ１１３との組み合わせ
は、中央処理装置２０に対してＩＤコードｐを用いて割
り込み要求を行う割り込み要求手段として働く。
はレジスタ１０９にセットされる。この場合には、ＩＤ
コードｎは第１の入出力制御装置１０−１を示してい
る。エラー時にレジスタ１０９にセットされたＩＤコー
ドｐを用いて、バス制御装置１００は、第１の入出力制
御装置１０−１に代わって、中央処理装置２０に対し
て、セレクタ１１３、ドライバ１０１を介して割り込み
要求信号ｑにてメモリライトの異常通知を行う。すなわ
ち、レジスタ１０９とセレクタ１１３との組み合わせ
は、中央処理装置２０に対してＩＤコードｐを用いて割
り込み要求を行う割り込み要求手段として働く。
【００１９】この割り込み要求が中央処理装置２０で受
け付けられたとき、バス接続装置１００はレジスタ１０
９及びレジスタ１０６をリセットして、次の異常に備え
る。ここで、セレクタ１１３は低速バス５０からの割り
込みと内部割り込みの切り換えを行うものである。
け付けられたとき、バス接続装置１００はレジスタ１０
９及びレジスタ１０６をリセットして、次の異常に備え
る。ここで、セレクタ１１３は低速バス５０からの割り
込みと内部割り込みの切り換えを行うものである。
【００２０】一方、メモリライトの動作を終了した第１
の入出力制御装置１０−１は、高速バス４０での異常を
認識出来ないまま、割り込み要求信号ｇによって中央処
理装置２０に対して割り込み要求を行い、一連の正常処
理を終えようとする。しかしながら、先の高速バス４０
でのエラーでバス接続装置１００自身がエラー割り込み
通知を行っているため、ソフトウェアによるリトライま
たは異常処理が実行されることになる。
の入出力制御装置１０−１は、高速バス４０での異常を
認識出来ないまま、割り込み要求信号ｇによって中央処
理装置２０に対して割り込み要求を行い、一連の正常処
理を終えようとする。しかしながら、先の高速バス４０
でのエラーでバス接続装置１００自身がエラー割り込み
通知を行っているため、ソフトウェアによるリトライま
たは異常処理が実行されることになる。
【００２１】一方、他の入出力制御装置１０−２〜１０
−Ｎは何の影響もなくデータ転送を実行することが出来
る。
−Ｎは何の影響もなくデータ転送を実行することが出来
る。
【００２２】各入出力制御装置がバス上での優先順位が
変更されても、ＲＯＭ１１０の書換えのみで、ハードウ
ェアの変更をする必要なく、容易にシステム変更が可能
である。
変更されても、ＲＯＭ１１０の書換えのみで、ハードウ
ェアの変更をする必要なく、容易にシステム変更が可能
である。
【００２３】尚、本発明は上記実施例に限定されるもの
ではなく、本発明の要旨を逸脱しない範囲で種々変更し
ても実施可能であることはいうまでもない。
ではなく、本発明の要旨を逸脱しない範囲で種々変更し
ても実施可能であることはいうまでもない。
【００２４】
【発明の効果】以上述べたように本発明は、バス使用許
可番号を利用し、バス接続装置を経由した高速バスでの
メモリライトの異常検出を特定の入出力制御装置に絞り
込み、検索したＩＤコードを用いて中央処理装置に対し
て入出力制御装置に代わって異常割り込み通知を行い、
これによりソフトウェアにメモリライトの異常を認識さ
せるようにしているので、他の入出力制御装置を切り離
すことなく、低速バスと高速バスのバッファレジスタを
用いて、低速バスからのメモリライトをデータ書き逃げ
方式で実現できるという効果がある。
可番号を利用し、バス接続装置を経由した高速バスでの
メモリライトの異常検出を特定の入出力制御装置に絞り
込み、検索したＩＤコードを用いて中央処理装置に対し
て入出力制御装置に代わって異常割り込み通知を行い、
これによりソフトウェアにメモリライトの異常を認識さ
せるようにしているので、他の入出力制御装置を切り離
すことなく、低速バスと高速バスのバッファレジスタを
用いて、低速バスからのメモリライトをデータ書き逃げ
方式で実現できるという効果がある。
【図１】本発明の一実施例によるバス接続装置を含む情
報処理システムを示すブロック図である。
報処理システムを示すブロック図である。
１０−１〜１０−Ｎ 入出力制御装置 ２０ ＣＰＵ ３０ メインメモリ ４０ 高速バス ５０ 低速バス １００ バス接続装置 １０１ ドライバ（ＤＲＶ） １０２ レシーバ（ＲＣＶ） １０３ パリティ検出回路 １０４ デコーダ １０５ バッファレジスタ １０６ レジスタ １０７ レジスタ １０８ レジスタ １０９ レジスタ １１０ ＲＯＭ １１１ デコーダ １１２ エンコーダ
Claims (2)
- 【請求項１】 メモリ及び中央処理装置が接続された高
速バスと、複数の入出力制御装置が接続された低速バス
との間を論理的に接続するバス接続装置に於て、 前記複数の入出力制御装置からの前記低速バスの使用要
求に対するバス調停を行い、バス使用許可番号を出力す
るバス調停手段と、 該入出力制御装置が起動するメモリサイクル時のアドレ
ス情報と書込みデータとを前記バス使用許可番号と共に
保持する複数段のバッファレジスタと、 該入出力制御装置に代わって前記バッファレジタを経由
し前記高速バスに接続された前記メモリにメモリライト
を実行したサイクルが異常であった場合、その時の前記
バス使用許可番号に相当する入出力制御装置の識別コー
ドを検索する検索手段と、 前記中央処理装置に対し前記識別コードを用いて割り込
み要求を行う割込要求手段とを有することを特徴とする
バス接続装置。 - 【請求項２】 前記検索手段は前記バス使用許可番号に
対応して前記識別コードを予め格納した読出し専用メモ
リを有する請求項１記載のバス接続装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049394A JPH06259375A (ja) | 1993-03-10 | 1993-03-10 | バス接続装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5049394A JPH06259375A (ja) | 1993-03-10 | 1993-03-10 | バス接続装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06259375A true JPH06259375A (ja) | 1994-09-16 |
Family
ID=12829820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5049394A Pending JPH06259375A (ja) | 1993-03-10 | 1993-03-10 | バス接続装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06259375A (ja) |
-
1993
- 1993-03-10 JP JP5049394A patent/JPH06259375A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030408 |