SU1084795A1 - Устройство прерывани - Google Patents

Abstract

УСТРОЙСТВО ПРЕРЫВАНИЯ,содержащее дешифратор адреса, регистр текущего состо ни , первый и второй триггеры, регистр запроса прерываний, блок приоритета, первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства, управл ющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адреса соединен с входом управлени  записью регистра текущего состо ни  и с нулевым входом первого триггера, единичньй выход которого соединен с входом управлени  записью регистра прерываний, перва  группа входов которого подключена к входам внешних запросов на прерывание устройства, выходы регистра запроса прерываний подключены к входам блока приоритета, выходы которого подключены к входам первого элемента И-НЕ и шифратора, выходы которого подключены к группе входов блока элементов И и к первой группе входов компаратора, втора  группа входов которого соединена с выходами регистра текущего состо ни , группа входов которого  вл етс  первой группой информационных входов устройства , выход компаратора подключен к первому входу второго элемента И-НЕ, второй вход которого под- „ ключей к выходу первого элемента И-НЕ, а третий - к выходу элемента задержки, вход которого соединен с нулевым выходом первого триггера, выход второго элемента И-НЕ подключен к единичному входу второго тригi гера, нулевой вход которого и управл ющий вход блока элементов И соеСЛ динен с входом подтверждени  прерываний устройства, нулевой выход второго триггера подключен к единичному входу первого триггера, выходы блока элементов И  вл ютс  информационными выходами устройства, отличающеес  тем, что, с целью расширени  области примене00 ни  устройства, в него введены регистр подключени  прерываний, ре t;D ел гистр программируемых запросов, дешифратор подключени  прерываний, управл ющий вход которого соединен с .первым выходом второго триггера, группа входов дешифратора подключени  прерываний подключена к выходам регистра подключений прерьгоаний , выходы дешифратора подключени  прерываний подключены к вькодам запросов прерываний устройства, выход дешифратора адреса подключен к входам управлени  записью регистра программируемых запросов и регистра подключени  прерываний, группы вхо

Description

дов которых подключены соответствен- , но к второй и третьей группам информационных входов устройства,

выходы регистра программируемых запросов подключены к второй группе входов регистра запросов прерываний.

Изобретение относитс  к вычисли:тельной технике и может быть использовано в мультимикропроцессорны системах. Известно устройство вьщачи кода запроса прерывани  на магистраль микропроцессорной системы, вход щее в состав устройства дл  аппаратной реализации программных прерьюаний, содержащее порт вывода, на информационных входах которого закоммутиро вай код запросов прерывани , его информационные выходы подключены к шине данных магистрали, а его управл ющий вход подключен к шине. подтверждени  прерывани  процессора При реакции процессора на запрос прерьшани  процессор вырабатывает сигнал подтверждени  прерывани , по которому порт вывода вьщает на шины данных код запроса прерывани ,закоммутированный на его информационных входах ll. Недостатком устройства  вл ютс  ограниченные возможности, обусловленные невозможностью его применени  при наличии нескольких запросов прерывани  без введени  дополнитель ных технических средств. Наиболее близким к изобретению по технической сущности  вл етс  субпроцессор дл  обработки прерываний , содержащий блоки приоритетных прерываний, порт ввода-вывода,инверторы , входы кода прерьшани  блоков приоритетных прерьюаний и информационные выходы порта вводавывода подключены к шинам данных , входы разрешени  записи текущего состо ни  блоков приоритетного прерывани  ивходы выбора устройства порта ввода-вьюода подключены к выходам дешифратора портов ввода-вывода, выходы блока вектора прерывани  блоков приоритетных прерываний подключены к информацион ным входам порта ввода-вьюода,выходы запроса прерывани  блоков приоритетных прерываний подключены к входу первого инвертора, выход которого соединен с входом стробировани  порта-вывода, вьжод прерывани  которого соединен с входом второго инвертора, выход которого подключен к шине запроса прерывани , св занной с процессором. Известный субпроцессор обработки прерьгоаний подключаетс  к интервейсу микропроцессорной системы как внешнее устройство. При поступлении на входы блоков приоритетных прерьюаний сигналов запросов прерываний от периферийных устройств субпроцессор формирует сигнал запроса прерывани , поступающий в микропроцессор , восприн в который микропроцессор выполн ет команду ввода вектора прерывани  из субпроцессора, по которой с выходов порта ввода-вывода на шины данных вьщаетс  код вектора прерывани  zj . Недостатком известного устройства  вл емс  то, что оно позвол ет организовать прерывание только в одном микропроцессоре. Цель изобретени  - расширение области применени  устройства. Поставленна  цель достигаетс  тем, что в устройство прерывани  содержащее дешифратор адреса, регистр текущего состо ньг , первый и второй триггеры, регистр запроса прерьюаний, блок приоритета,первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства,управл ющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адреса соединен с входом управлени  записью регис.тра текущего состо ни  и с нулевым входом первого триггера,. единичный выход которого соединен с входом управлени  записью регистра прерываний, перва  группа входов которого подключена к входам внашних запросов на прерывание устройства, выходы регистра запроса прерываний подключены к входам блока приоритета выходы которого подключены к входам первого элемента И-НЕ, и шифратора, выходы которого подключены к группе входов блока элементов И и к первой группе входов компаратора, втора  группа входов которого соединена с выходами регистра текущего состо ни , группа входов которого  вл етс  первой группой информационных входов устройства, выход компаратора подключен к первому входу второго элемента И-НЕ второй вход которого подключен к выходу первого элемента И-НЕ, а третий - к выходу элемента задержки, вход которого соединен с йулевым выходом первого триггера, выход второго элемента И-НЕ подключен к единичному входу, второго триггера , через нулевой вход которого и управл ющий вход блока элементов И соединены с входом подтверждени  прерываний устройства, нулевой выход второго триггера подключен к единичному входу первого триггера, выходы блока элементов И  вл ютс  информационными выходами устройства, введен регистр подключени  прерываний,регистр программируемых запросов,дешифратор подключени  прерываний, управл к ций вход которого соединен с первым выходом второго триггера,груп па входов дешифратора подключени  прерываний подключена к выходам регистра подклю 1ени  прерываний, выход дешифратора подключени  прерываний подключень к выходам запросов прерываний устройства, выход дешифратора адреса подключен к входам управлени  записью регистра программируемых запросов и регистра подключени  прерываний , группы входов которых подключены соответственно к второй и третьей группам информационных входо устройства, выходы регистрй програм . мируемых запросов подключены к втора группе входов регистра запросов прер ваний. На фиг.1 дана структурна  схема устройства прерывани ; на фиг.2 - то же, блока приоритета. Устройство содержит дешифратор 1 адреса, адресные входы 2 устройства 954 вход 3 сигнала вывода устройства,регистр 4 подключени  прерываний, регистр 5 программируемых запросов, регистр 6 текущего состо ни ,триггер 7, регистр 8 запросов прерываний, входы 9 и 10 внешних запросов на прерывание , блок 11 приоритета, элемент И-НЕ 12. шифратор. 13, блок элементов И 14. компаратор 15, элемент И-НЕ 16,элемент 17 задержки, триггер 18, вход 19 подтверждени  прерываний устройства, дешифратор 20 подключени  прерываний, выходы 21 и 22 запросов Прерываний устройства, информационные выходы 23 устройства,информационные входы 24-29 устройства. Блок приоритета содержит входы 30, элементы НЕ 31, элементы И-НЕ 32 и 33 выходы 34. Устройство работает следующим образом. При единичном уровне сигнала на управл ющих входах регистров 4-6 и 8 их состо ние не измен етс , при нулевом уровне сигнала на управл ющих входах регистров 4-6 и 8 информаци  с их информационных входов передаетс  на их выходы. В исходном состо нии входные сигналы - сигнал вывода, поступающий с входа 3, сигнал подтверждени  прерывани  от процессоров с входа 19, сигналы запросов прерываний от -периферийных устройств с входов 9 и 10, а также выходные сигналы регистра 5 программируемых прерываний имеют уровень логической единицы и не измен ют состо ни  устройства.Триггеры 7 и 18 обращены в нулевое состо ние . Сигнал нулевого уровн  с единичного выхода триггера 7 разрешает прохождение сигналов запросов прерываний от периферийных устройств через регистр 8 запроса прерываний, и при отсутствии сигналов нулевого уровн  на каком-либо входе блока 11 приоритета сигналы на его выходе будут иметь единичные уровни, в соответствии с чем на выходе первого элемента И-НЕ 12 формируетс  сигнал нулевого уровн , запрещающий формирование на выходе второго элемента И-НЕ 16 нулевого уровн  сигнала установки триггера 18 в единичное состо ние . Сигнал единичного уровн  со входа 19 не измен ет состо ние триггера 18, а единичный сигнал на нулевом выходе триггера 18 не измен ет состо ние триггера 7 и запрещает форми рование сигналов запросов прерывани процессоров на выходах дешифратора 20 подключени  прерываний. Единичны уровень сигнала подтверждени  преры вани  от процессоров, поступающий со входа 19 на первый вход группы элементов в высокоомное (третье) со то ние, и передачи информации на информационные выходы 23 не происходит . В регистр 4 подключени  прерываний в исходном состо нии занесена информаци , указывающа  в какой из процессоров многопроцессорной систе мы будет формироватьс  сигнал запро са прерывани  с выхода дешифратора 20 подключени  прерывани . В регистр 6 текущего состо ни  занесен код уровн  текущей программы, определ ющий степень важности выполн емой программы. При по влении на информационных входах регистра 8 запроса прерывани одного или нескольких сигналов нулевых уровней на вход блока 11 приоритета поступают сигналы нулевых уровней. При наличии О на одном и выходов блока 11 шифратор 13 формирует двоичный код, поступающий на компаратор 15, а элемент И-НЕ 12 по любому нулевому входному сигналу формирует единичный сигнал. На компараторе 15 происходит сравнение двоичного кода регистра 6 текущего состо ни  и шифратора 13, и при большем значении кода шифратора 13, т.е. приоритет источника запросаj прерывани  вьш1е приоритета выполн е мой программы, на выходе компаратоpa 15 формируетс  единичный сигнал. Если значение кода шифратора 13 не превьшхает значение кода регистра 6 текущего состо ни , то на выходе компаратора 15 формируетс  сигнал нулевого уровн . Элемент 17 задержки служит дл  задержки положительного фронта сигнала на врем  распространени  сигна ла от входов регистра 8 запроса ,jipe рьгааний до входа элемента И-НЕ 16. В данном случае элемент 17 задержки повтор ет единичный уровень сигнала с нулевого выхода триггера 7.При со падении единичных сигналов на входа НИИ единичных сигналов на входах элемента И-НЕ 16 на его выходе формируетс  нулевой сигнал, устанавливающий в единичное состо ние тригге 18,нулевой сигиал с выхода которого поступает на вход дешифратора 20 подключени  прерываний, а также устанавливает в единичное состо ние триггер 7. По единичному уровню сиг ,нала с единичного выхода триггера 7 в регистре 8 запроса прерываний фиксируютс  запросы прерываний, поступающие на вторые и третьи его входы, и устройство прерывани  не воспринимает новых запросов, т.е. блокируетс  . На выход блока 17 задержки повтор етс  нулевой сигнал, а сигнал установки триггера 18 сниметс . При поступлении нулевого, сигнала на управл ющий вход депшфратора 20 подключени  прерываний последний, в соответствии с информацией в регистре 4 подключени  прерьшаний, формирует один из сигналов запросов прерываний, поступающий к процессорам со входов 21 и 22. После реакции на запрос прерываний того процессора, к которому был сформирован сигнал запроса прерывани , этот процессор получает доступ к магистрали микропроцессорной системы и формирует нулевой уровень сигнала подтверждени  прерывани  от процессора, поступающий на вход 19.По нулевому уровню этого сигнала сбрасываетс  триггер 18, а также разрешаетс  передача информациичерез блок элементов И 14. Двоичный код запроса прерывани  с выходов блока 1А поступает на информационные выходы 23. Процессор воспримет код запроса прерывани  и переходит на соответствующую этому коду подпрограмму , В процессе дальнейшей работы этот процессор должен разблокировать устройство прерывани . После получени  доступа к магистрали он выдает на адресные входы 2 адрес, который соответствует устройству прерьюани , а на информационные входы 24-29 вьщает информацию дл  регистров 4-6 и формирует сигнал вывода, поступающий на вход 3. На выходе дешифратора 1 адрейа формируетс  нулевой уровень сигнала , по которому в регистры 4-6 заноситс  соответствующа  им информаци  и устанавливаетс  в нулевое состо ние триггер 7. Вследствие того, что на первый и второй входы элемента И-НЕ 16 некоторое врем  поступают единичные сигналы, осуществившие первое ера710847958

батывание триггера 18, разрешающий i Использование изобретени  позвосигнал на третий вход элемента И-НЕ л ет расширить область применени  16 поступит с задержкой. устройства.

I I

30

J

r

Jjdh-- J

Claims (1)

1. УСТРОЙСТВО ПРЕРЫВАНИЯ.содержащее дешифратор адреса, регистр текущего состояния, первый и второй триггеры, регистр запроса прерываний, блок приоритета, первый и второй элементы И-НЕ, шифратор, компаратор, элемент задержки и блок элементов И, причем группа входов дешифратора адреса подключена к адресным входам устройства, управляющий вход дешифратора адреса подключен к входу сигнала вывода устройства, а выход дешифратора адреса соединен с входом управления записью регистра текущего состояния и с нулевым входом первого триггера, единичный выход которого соединен с входом управления записью регистра прерываний, первая группа входов которого подключена к входам внешних запросов на прерывание устройства, выходы регистра запроса прерываний подключены к входам блока приоритета, выходы которого подключены к входам первого элемента И-НЕ и шифратора, выходы которого подключены к группе входов блока элементов И и к первой группе входов компаратора, вторая группа входов которого соединена с выходами регистра текущего состояния, группа входов которого является первой группой информационных входов устройства, выход компаратора подключен к первому входу второго элемента И-НЕ, второй вход которого под- „ ключей к выходу первого элемента И-НЕ, а третий - к выходу элемента задержки, вход которого соединен с нулевым выходом первого триггера, выход второго элемента И-НЕ подключен к единичному входу второго триггера, нулевой вход которого и управляющий вход блока элементов И соединен с входом подтверждения прерываний устройства, нулевой выход второго триггера подключен к единичному входу первого триггера, выходы блока элементов И являются информационными выходами устройства, отличающееся тем, что, с целью расширения области применения устройства, в него введены регистр подключения прерываний, регистр программируемых запросов, дешифратор подключения прерываний, управляющий вход которого соединен с .‘первым выходом второго триггера, группа входов дешифратора подключения прерываний подключена к выходам регистра подключений прерываний, выходы дешифратора подключения прерываний подключены к выходам запросов прерываний устройства, выход дешифратора адреса подключен к входам управления записью регистра программируемых запросов и регистра подключения прерываний, группы вхо- дов которых подключены соответствен- . выходы регистра программируемых но к второй и третьей группам ин- запросов подключены к второй группе формационных входов устройства, входов регистра запросов прерываний.