JPH01189750A - バス調停回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目、的］ （産業上の利用分野） 一本発明は、複数のマスタからのバス使用要求を調停す
るバス調停回路に関する。

＝　２− （従来の技術） システムバスを共用した複数のプロセッサ間で、上記シ
ステムバスを介してデータ転送を行な場合には、所定の
優先度でこれを調停するバス調停回路（アービタ）が使
用される。

１．１第１０図に、このようなバス調停回路を設けたシ
ステムの構成例を示す。各マスタ１．１　。

１．１　、・・・、１　からのバス・リクエスト化２　
　３　　　　　ｎ 母線２　．２　．２　．２　　、・・・、２　はワイヤ
０　　１　　２　　３　　　　　ｎ −ドオアされてバス調停回路３に接続されている。

バス調停回路３からのバス・グランド線４ｏ。

４．４　、・・・、４　は、隣接するマスタ間を接１　
　　　　２　　　　　　　　　ｎ 続しており、これにより、いわゆるデイ−ジー・チエイ
ンを形成している。

以上のシステムにおいて、１又は複数のマスタからバス
・リクエスト信号（ＢＲＯ〜ＢＲｎ）が発生すると、バ
ス調停回路３は最も近傍のマスターｏに対してバス・グ
ランド信号ＢＧＯを出力する。このマスターｏは、自分
がバス・リクエスト信号ＢＲＯを出していれば、バスの
使用権を獲得する。一方、バス・リクエスト信号ＢＲＯ
を出力していないときには、バス・グランド信号ＢＧＩ
を次のマスター　に送る。次のマスター１もマス■ ゛　しかしながら、このようなデイ−ジー・チェイ、ン
方式の調停方式によれば、バスの使用許可の優先度がマ
スタの接続順序によって固定的に定められ、現在のバス
の使用状況やバス要求の状況にはよらないため、各マス
タに公平にかつ柔軟性をもってバスの使用権を与えるこ
とができないという問題があった。また、低い優先度の
マスタは、たとえ他のマスタからバス要求が出ていなく
ても、優先度の高いマスタを経由して伝搬されるバス・
−４＝ グランド信号を待たねばならず、時間的なロスが大きい
という問題もあった。

一方、上記のバス調停方式とは別に、各マスタからのバ
ス・リクエスト信号をプライオリティ−・エンコーダを
用いて調停するバス調停回路も提案されている（「イン
テルＭＵＬＴ　Ｉ　ＢＵＳ仕様説明書」第５章　設計の
手引きとシステムの応用例５−２３）。このバス調停回
路は、各マスタからのバス・リクエスト信号をプライオ
リティ−・エンコーダによっである一定の優先度でコー
ド化し、：・・、４この回路によれば、各マスタがバス
・グランド１ｊ、一つや、ワ、よ、。１□、。□；！　
ｆｉ　（ｔｉ　６　ｂ　（’）゛、の、各マスタに公平
にかつ柔軟性をもってバスの・使用権を付与することは
依然として困難である。

（発明が解決しようとする問題点） このように、従来のバス調停回路では、複数のマスタに
対し公平にかつ柔軟性をもってバスの使用権を付与する
ことができないという問題があった。

本発明は各マスタに対し公平、かつ柔軟にバスの使用権
を付与することができるバス調停回路を提供することを
目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明は、各マスタからのバス要求信号を保持するバス
要求信号保持手段と、各マスタへのバス使用許可信号を
保持するバス使用許可信号保持手段と、これら各保持手
段に各信号を保持させるタイミングを決定するタイミン
グ制御手段と、前記バス要求信号保持手段の内容と前記
バス使用許・　１ 、（（作用） ２本発明では、複数のマスタが競合した際に、記憶装置
の記憶内容に従って調停動作が行われる。

従って、例えば記憶装置の差替えや記憶内容の書替え等
によって、ユーザは、変動優先度方式、固定優先度方式
を問わず、自由に任意のバス使用優先度を決定でき、こ
れにより各マスタに対し公平、かつ柔軟にバスの使用権
を付与することができる。

（実施例） 第１図に本発明の第１の実施例を示す。

この実施例では、バス上に４台のマスタが接続されてお
り、各マスタからのバス・リクエスト信号ＢＲＯ−ＢＲ
’ｌを調停して１台のマスタに対しバス・グランド信号
ＢＧＯ〜ＢＧ３を出力するものとなっている。

バス調停回路は、各マスタからのバス・リクエスト信号
（ＢＲＯ〜ＢＲ３）をラッチする４ビツトのリクエスト
・レジスタ１１と、このリクエスート、・レジスタ１１
にラッチされたバス・リクエスト０゛ 、ト隼号ＢＲＯ〜ＢＲ３を上位４ビツトのアドレス、、
也（て入力するとともに、現在のバス・グランド妓態（
ＢＧＯ〜ＢＧ３）を下位４ビツトのアドレスとして入力
とし、この８ビツトのアドレスで指定される記憶場所に
次のバス・グランド信号ＢＧＯ〜ＢＧ３を格納したＲＯ
ＭＩ　２と、このＲＯＭ１２から出力される４ビツトの
バス・グランド信号ＢＧＯ〜ＢＧ３をラッチして、各マ
スタに出力するグランド・レジスタ１３と、バスのクロ
ック信号（ＣＬＫ）とバス使用状況を示すバスビジー信
号（ＢＢＵＳＹ）とに基づいて各レジスタ１１．１３の
ラッチタイミングを与えるラッチ信号（ＬＤ）を出力す
るタイミング・コントローラ１４とで構成されている。

第２図に上記ＲＯＭＩ　２の内容を示す。アドレスの上
位４ビツトは、バス・リクエスト信号ＢＲＯ〜ＢＲ３が
各マスタから任意に出力されるものであるため、１６通
りの組合わせとなる。また、アドレスのうち下位４ビツ
トは、全てのバス・グランド信号ＢＧＯ〜ＢＧ３がオフ
か、いずれか一つのバス・グランド信号がオンであるか
、つまり００００．１０００．０１００．００１０．０
００１の５通りの組合わせに限られる。従って、アドレ
スの組合わせ−８＝ は釡部で１６Ｘ５＝８０通りとなる。このようにｎ４肉
のマスタを持つシステムでは、（ｎ＋１）Ｘ！”２・１
個の番地にデータを設定する必要がある。

ＲＯＭ１２には、これらアドレスに対応して次のバス・
グランド信号ＢＧＯ〜ＢＧ３が前述した５種類のデータ
で格納されている。

データの決定は次のようにして行なう。まず、アドレス
の上位４ビツトが００００の場合は、いずれのマスタか
らもバス・リクエスト信号ＢＲＯ〜ＢＲ３が出力されて
いないことを示している。従って、データは００００と
決定できる。次にアドレスの上位４ビツトにビットが１
つしか立っていないときには、１つのマスタからしかバ
ス・リクエスト信号ＢＲＯ〜ＢＲ３が出力されていない
ため、この上位４ビツトと同一パターンの出力データを
記憶しておけば良い。また、アドレスの下位４ビツトの
うち“１″であるビットと対応する上位４ビツトのビッ
ト位置に“１”が立っていたら、現在ハスの使用許可を
与えているマスタからのバス・リクエスト信号がオン状
態を維持していること“を系しているので、現在のバス
・グランド状況を維持するように、上記下位４ビツトと
同一のバタＬ：ンを記憶しておく。アドレスの下位４ビ
ツトの１、う、ち“１”であるビットと対応する上位４
ビツトのビット位置が“０”である場合には、現在バス
の使用許可を与えているマスタからのバス・リクエスト
信号はオフとなったことを示している。このとき、アド
レスの上位４ビツトのうち２つ以上のビットが立ってい
る場合には、マスタの優先度を考慮して、一つのマスタ
にバス・グランド信号を出力する。この例では、バス・
グランドの優先度がラウンド・ロビン方式により各マス
タに公平に渡されるようになっている。即ち、直前のバ
ス中グランド状況が“０００１”であるときには、０番
〉１番〉２番の順、′００１０”であるときには、３番
〉０番〉１番の順、“０１００”であるときには、２番
〉３番〉０番の順、“１０００”であるときには、１番
〉２番〉３番の順となるように、バス優先度が変わるも
のとなっている。

次に、バス競合時のアービトレーションを第３図のタイ
ミング・チャートに基づいて説明する。

タイミング争コントローラー４は、ＣＬＫ信号と同期し
たＬＤ信号を出力するが、ＢＢＵＳＹ信Ｉ−れ、歪。０
番のマスタと３番のマスタからバス・リ−′１ １ク工スト信号ＢＲＯ，ＢＲ３が競合状態で到来す酸 込む。また、この時点では、ＲＯＭ１２から出力されて
いるデータは“００００”であるため、グランド・レジ
スター３にも“００００”が取込まれる。

そして、リクエスト・レジスター１とグランド・レジス
ター３の内容“１００１００００”がＲＯＭ１２のアド
レスとして与えられる。これにより、ＲＯＭ１２からは
、“１０００”なるデータが出力される。このデータは
、次のＬＤ信号の立上がりでグランド壷レジスター３内
にう・ソチされ、これにより、０番のマスタに、バス使
用許可を与えるバス・グランド信号ＢＧＯが与えられる
。このとき、ＲＯＭ１２のアドレスは、“１００１．１
０００”に変化するが、このアドレスで指定されるデー
タも“１０００”であるため、バス・グランドの状況は
変化しない。

０番のマスタがバスの使用を開始すると、ＢＢＵＳＹ信
号がオンとなり、ＬＤ信号がインヒビットされる。従っ
て、上記マスタがバスの使用１、〉 ｉ’ｓ終了し、ＢＢＵＳＹ信号がオタになるまでリフ三
′スト・レジスタ１１及びグランド・レジスタ≠３の状
況は変化しない。

、Ｏ゛番のマスタがバスの使用を終了し１、Ｂ　ＢｉＵ
　Ｓ　Ｙ信号がオフになると、タイミング・コ“゛ンー
ト′ローラ１４からは再びＬＤ信号が出力される。

この時点では、０番のマスタからのバス・リクエスト信
号ＢＲＯはオフになっており、継続してオンとなってい
る３番のマスタからのバス・リクエスト信号ＢＲ３と新
たに到来した２番のマスタからのバス・リクエスト信号
ＢＲ２とがオン状態となっている。従って、リクエスト
・レジスタ１１は、上記ＬＤ信号の立上がりで“００１
１”を取込む。

また、このときには、ＲＯＭＩ　２の出力がまだ、“１
０００”のままであるから、グランド・レジスタ１３に
は“１０００“データが取込まれる。これにより、ＲＯ
Ｍ１２は、新たなアドレスとして“００１１１０００”
が指定され、“００１０”を出力する。

そして、次のＬＤ信号の立上がりでグランド・レジスタ
１３には、“０口１０”が取込まれ、２番のマスタに対
してバス・グランド信号ＢＲ２が与えられる。２番のマ
スタは、バスの使用権を獲得したら一、ニーＢ　Ｂ　Ｕ
　Ｓ　Ｙ信号をオンにし、２つのレジスタ１ｉ旨’　、
　　１　Ｂの内容を固定する。

１−“　− ４・３２１番のマスタのバスの使用が終了したら、新た
１１′ ことにより、バスの使用優先度の公平化を図っている。

ところで、上述したＲＯＭ１２は、差替え可能であり、
もしバス使用優先度を変更させたい場合には、上記ＲＯ
Ｍ１２とは記憶内容の異なるＲＯＭに差替えれば良い。

例えば、第４図は、バスの使用優先度を上述したラウン
ド・ロビン方式ではなく、固定優先度方式とした場合の
ＲＯＭの記憶内容を示したものである。この実施例では
、直前のバス・グランド状況に拘らず、常にマスタの優
先度が０番〉１番〉２番〉３番となるように、優先度を
固定的に定めている。このＲＯＭ１２を用いた場合の調
停回路の動作を第５図に示す。ここでの動作が第３図の
動作と異なるのは、０番のマスタと３番のマスタのバス
・リクエスト信号ＢＲＯ，ＢＲ３が競合する１番目の調
停動作及び゛　　　Ｉ る。、あるマスタがバスを使用中に、バス・グラン゛ド
−態が変化することは許されないので、上記２；つあ実
施例では、バスの使用中を示すＢＢＵＳＹ信号がオンと
なっているときには、リクエスト・レジスタ１１に値を
ロードしないようにＬＤ信号をインヒビットしている。

このため、各マスタは、自己の送出しているバス・リク
エスト信号ＢＲＯ〜ＢＲ３が受取られてバス・グランド
信号ＢＧＯ〜ＢＧ３か返ってくるまでバス・リクエスト
信号ＢＲＯ〜ＢＲ３を出し続け、バス・グランド信号Ｂ
ＧＯ〜ＢＧ８を受取ったらバスの使用を開始しくＢＢＵ
ＳＹオン）、その後にバス・リクエスト信号をオフにし
なければならない。上記２つの実施例では、このような
動作を行なうマスタを想定し、あるマスタにバス・グラ
ンド信号が渡ったら、そのマスタがバス・リクエスト信
号ＢＲＯ。

ＢＨ３をオフにするまでバス・グランド信号ＢＧＯ〜Ｂ
Ｇ３を変化させないようにＲＯＭ１２の内容を決定して
いる。したがって、例えばあるこの実施例では、リクエ
スト・レジスタ１１の直前にプレ・リクエスト・レジス
タ２１を設けるとともに、リクエスト・レジスタ１１と
グランド・レジスタ１３とに異なるタイミングのラッチ
信号を与えるタイミング・コントローラ２２とを備えて
いる。タイミング・コントローラ２２は、プレ・リクエ
スト・レジスタ２１から少なくとも１つのバス・リクエ
スト信号を検出するオア回路２３と、このオア回路２３
の検出出力と負論理のバスビジー信号（ＢＢＵＳＹ＊）
とのアンド出力を得るアンド回路２４と、このアンド回
路２４の出力を、ＣＬＫ信号によって保持する２段のＤ
型フリップ・フロップ（以下、Ｄ−ＦＦと略記する）２
５．２６とで構成され、各Ｄ−ＦＦ２５，２６の出力を
それぞれリクエスト・レジスタ１１．グランド・レジス
タ１３のラッチ信号ＬＤＩ。

ＬＤ２として与えるものとなっている。

この実施例では、各マスタからのバス・リフニフ（“１
″）であれば、Ｄ−ＦＦ２５へのトリガ信号ＴＲＧがオ
ンになる。ＴＲＧ信号は、Ｄ−ＦＦ２５により１クロツ
タ遅れてＬＤＩをオンにし、Ｄ−ＦＦ２６により更に１
クロツク遅れてＬＤ２をオンにする。

これにより、リクエスト・レジスタ１１と、グランド会
レジスタ１３のロードのタイミングが、バス未使用時に
バス・リクエスト信号Ｂ　ＲＯ〜ＢＲ３がオンになった
ときと、バス・リクエスト信号ＢＲＯ〜ＢＲ８がオンの
ときにバスが開放されたときの２点に限られる。従って
、バスの使用中にリクエスト・レジスタ１１やグランド
・レジスタ１３の内容が変化することがなくなるので、
第７図に示すように、バス会グランドを与えた次のサイ
クルから各マスタに対するバス・グランドの優先度を変
えられるようにＲＯＭ２７の内容をビグ釘が不明である
ため、ｇｎの状態ではｇｎに対琺し；たマスタが最高の
優先度を持つようにＲＯＭの内容が決定されたが、この
実施例では、ＬＤ信号の出力されるタイミングが分って
いるため、ｇｎに対応したマスタは最低の優先度を持つ
ようにＲＯＭの内容が決定されている。従って、特定の
マスタからバス・リクエスト信号が連続して到来してい
る場合でも、他のマスタに対して優先的にバス・グラン
ド信号を与えることが可能である。

この動作を第８図に示す。この実施例では、バス・グラ
ンドを与えた次のサイクルから新たなバス・グランドを
出力できるようにＲＯＭ２７の内容を定めているので、
２つのレジスタ１１．１３のラッチ信号ＬＤＩ　、ＬＤ
２のタイミングを１クロック分すらしてバス・グランド
が変動しないようにしている。

ところで、ＲＯＭの出力データの種類はマスタの数をｎ
とするとｎ＋１通りである。したがって、のバス・グラ
ンド信号ＢＧＯ〜ＢＧ３に変換するようにすれば、ＲＯ
Ｍ３１内のデータを縮小できる。

なお、以上の実施例では、記憶装置として差替え可能な
ＲＯＭを用いたが、書替え可能なＲＡＭを用いても本発
明の効果は十分得られることは言うまでもない。

［発明の効果コ 以上述べたように、本発明によれば、複数のマスタが競
合した際のバス使用優先度を自由に設定できる記憶装置
を用い、この記憶装置の記憶内容に基づいて調停動作を
行わせることができるので、各マスタに対し公平、かつ
柔軟にバスの使用権を付与することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るバス調停回路の構
成を示すブロック図、第２図は同回路に１図、、゛第５
図は同回路の動作を説明するためのタイミング図、第６
図は本発明の第３の実施例に係る（ｉｌ　　、’ｌ＋ バス調停回路の構成を示すブロック図、第７図は同回路
におけるＲＯＭの内容を示すメモリマツプ図、第８図は
同回路の動作を説明するためのタイミング図、第９図は
本発明の第４の実施例に係るバス調停回路の構成を示す
ブロック図、第１０図は従来のバス調停方式を示すブロ
ック図である。 １０〜１ｎ・・・マスタ、３・・・バス調停回路、１１
・・・リクエスト・レジスタ、１２，２７．３１・・・
ＲＯＭ、１３．３２・・・グランド・レジスタ、１４．
２２・・・タイミング・コントローラ、２１・・・プレ
・リクエスト・レジスタ、３３・・・デコーダ。 出願人　工業技術院長　飯塚　十三 ２図 第４図 第７図

Claims (4)

【特許請求の範囲】
1. （１）複数のマスタからのバス要求信号を調停して一つ
   のマスタにバス使用許可を与えるバス調停回路において
   、前記各マスタからのバス要求信号を保持するバス要求
   信号保持手段と、各マスタへのバス使用許可信号を保持
   するバス使用許可信号保持手段と、これら各保持手段に
   各信号を保持させるタイミングを決定するタイミング制
   御手段と、前記バス要求信号保持手段の内容と前記バス
   使用許可信号保持手段の内容とによって指定されたアド
   レスに所定のバス使用優先度に従ったバス使用許可信号
   を記憶するとともに、前記バス使用優先度を自由に設定
   可能な記憶装置とを具備したことを特徴とするバス調停
   回路。
2. （２）前記記憶装置は、差替え可能なＲＯＭからなり、
   記憶内容の異なる複数のＲＯＭの差替えによって前記バ
   ス使用優先度を変更可能とするものであることを特徴と
   する特許請求の範囲第１項記載のバス調停回路。
3. （３）前期記憶装置は、書替え可能なＲＡＭであること
   を特徴とする特許請求の範囲第１項記載のバス調停回路
   。
4. （４）前記バス要求信号保持手段は、前記バス要求信号
   を一定タイミングで保持するプレ・リクエスト・レジス
   タと、前記タイミング制御手段からのラッチ信号によっ
   て前記プレ・リクエスト・レジスタの内容を保持するリ
   クエスト・レジスタとからなり、前記タイミング制御手
   段は、前記プレ・リクエスト・レジスタの保持データの
   内容と、バス使用状況とに基づいて前記ラッチ信号を出
   力するものであることを特徴とする特許請求の範囲第１
   項記載のバス調停回路。