JPH06243090A - 優先順位の調停処理装置 - Google Patents
優先順位の調停処理装置Info
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- JPH06243090A JPH06243090A JP2529893A JP2529893A JPH06243090A JP H06243090 A JPH06243090 A JP H06243090A JP 2529893 A JP2529893 A JP 2529893A JP 2529893 A JP2529893 A JP 2529893A JP H06243090 A JPH06243090 A JP H06243090A
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Abstract
(57)【要約】
【目的】共有バス、共有スレーブ部のアービタ機能をフ
レキシブル化可能とする。 【構成】共有バスにつながる複数のマスタ部と、前記共
有バスにつながり、前記複数のマスタ部が共有するスレ
ーブ部と、前記複数のマスタ部のうちのどれが前記共有
バスおよびスレーブ部を使ってよいかを示す優先順位デ
ータをそれぞれ記憶し、前のマスタ部の選択情報と前記
共有バス、スレーブ部の使用要求信号とをもとにして読
み出した優先順位データを、次のマスタ部の選択情報、
および前記共有バス、スレーブ部の使用許可信号として
出力する優先順位決定用メモリと、このメモリが出力す
る前記前のマスタ部の選択情報と前記共有バス、スレー
ブ部の使用要求信号とをもとに、前記次のマスタ部の選
択情報を形成する選択手段とを具備したことを特徴とす
る。
レキシブル化可能とする。 【構成】共有バスにつながる複数のマスタ部と、前記共
有バスにつながり、前記複数のマスタ部が共有するスレ
ーブ部と、前記複数のマスタ部のうちのどれが前記共有
バスおよびスレーブ部を使ってよいかを示す優先順位デ
ータをそれぞれ記憶し、前のマスタ部の選択情報と前記
共有バス、スレーブ部の使用要求信号とをもとにして読
み出した優先順位データを、次のマスタ部の選択情報、
および前記共有バス、スレーブ部の使用許可信号として
出力する優先順位決定用メモリと、このメモリが出力す
る前記前のマスタ部の選択情報と前記共有バス、スレー
ブ部の使用要求信号とをもとに、前記次のマスタ部の選
択情報を形成する選択手段とを具備したことを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明は、共有の被使用物（スレ
ーブ部）を、多数の使用者（マスタ部）間で或る優先順
位をつけて、前記被使用物の同時使用要求に対する調停
処理を行う場合に適した優先順位の調停処理装置に関す
る。
ーブ部）を、多数の使用者（マスタ部）間で或る優先順
位をつけて、前記被使用物の同時使用要求に対する調停
処理を行う場合に適した優先順位の調停処理装置に関す
る。
【０００２】
【従来の技術】共有バスとか、共有メモリ、共有入出力
装置（Ｉ／Ｏ装置）などのスレーブ部を、複数のＣＰＵ
（中央処理装置）などのマスタ部が共有して使用するに
は、ある優先順位をつけて、複数のマスタ部からの同時
要求に対する調停処理をするのが、アービタ（調停）と
いわれる機能である。その代表的なアービトレート（優
先順位調停）手法としては、優先順位が固定の固定優先
方式と、ある一定の規則にしたがって優先順位が変わる
ラウンドロビン方式が考えられる。
装置（Ｉ／Ｏ装置）などのスレーブ部を、複数のＣＰＵ
（中央処理装置）などのマスタ部が共有して使用するに
は、ある優先順位をつけて、複数のマスタ部からの同時
要求に対する調停処理をするのが、アービタ（調停）と
いわれる機能である。その代表的なアービトレート（優
先順位調停）手法としては、優先順位が固定の固定優先
方式と、ある一定の規則にしたがって優先順位が変わる
ラウンドロビン方式が考えられる。
【０００３】これらの方式をハードウェアで実現するた
めには、汎用のＩＣ（集積回路）などで構成することが
考えられるが、この場合、優先順位が固定的なアービタ
となる。しかしながら、上記の優先順位を自由に変更し
て使用したい場合もあるものである。
めには、汎用のＩＣ（集積回路）などで構成することが
考えられるが、この場合、優先順位が固定的なアービタ
となる。しかしながら、上記の優先順位を自由に変更し
て使用したい場合もあるものである。
【０００４】
【発明が解決しようとする課題】本発明は上記実情に鑑
みてなされたもので、所望の優先順位の調停処理が良好
に行え、また、どの様な種類の優先順位のアービトレー
ト方式も簡単に実現でき、また、システムのアービトレ
ート方式に合わせたハードウェアを、その都度作る必要
はなく、そのハードウェアを実現する回路の標準化が図
られ、ローコスト化に寄与できる優先順位の調停処理装
置を提供しようとするものである。
みてなされたもので、所望の優先順位の調停処理が良好
に行え、また、どの様な種類の優先順位のアービトレー
ト方式も簡単に実現でき、また、システムのアービトレ
ート方式に合わせたハードウェアを、その都度作る必要
はなく、そのハードウェアを実現する回路の標準化が図
られ、ローコスト化に寄与できる優先順位の調停処理装
置を提供しようとするものである。
【０００５】
【課題を解決するための手段と作用】本発明は、共有バ
スにつながる複数のマスタ部と、前記共有バスにつなが
り、前記複数のマスタ部が共有するスレーブ部と、前記
複数のマスタ部のうちのどれが前記共有バスおよびスレ
ーブ部を使ってよいかを示す優先順位データをそれぞれ
記憶し、前のマスタ部の選択情報と前記共有バス、スレ
ーブ部の使用要求信号とをもとにして読み出した優先順
位データを、次のマスタ部の選択情報、および前記共有
バス、スレーブ部の使用許可信号として出力する優先順
位決定用メモリと、このメモリが出力する前記前のマス
タ部の選択情報と前記共有バス、スレーブ部の使用要求
信号とをもとに、前記次のマスタ部の選択情報を形成す
る選択手段とを具備したことを特徴とする優先順位の調
停処理装置である。
スにつながる複数のマスタ部と、前記共有バスにつなが
り、前記複数のマスタ部が共有するスレーブ部と、前記
複数のマスタ部のうちのどれが前記共有バスおよびスレ
ーブ部を使ってよいかを示す優先順位データをそれぞれ
記憶し、前のマスタ部の選択情報と前記共有バス、スレ
ーブ部の使用要求信号とをもとにして読み出した優先順
位データを、次のマスタ部の選択情報、および前記共有
バス、スレーブ部の使用許可信号として出力する優先順
位決定用メモリと、このメモリが出力する前記前のマス
タ部の選択情報と前記共有バス、スレーブ部の使用要求
信号とをもとに、前記次のマスタ部の選択情報を形成す
る選択手段とを具備したことを特徴とする優先順位の調
停処理装置である。
【０００６】すなわち本発明は、優先順位決定用メモリ
で指定された記憶データに応じて、マスタ部の選択情
報、および共有バス、スレーブ部の使用許可信号を出力
し、この出力されたマスタ部の選択情報と、スレーブ部
の使用要求信号とを用いて、次に優先度の高いマスタ
部、およびこのマスタ部が共有バス、共有スレーブ部を
使用するようにしたため、アービトレートが行い易く、
しかも、アービトレートの種類決定がフレキシブルとな
るため、このアービトレートの種類が変わるごとにハー
ドウェアの変更を行う必要もなくなって、その回路の標
準化の容易化、コスト低減化に寄与するものである。
で指定された記憶データに応じて、マスタ部の選択情
報、および共有バス、スレーブ部の使用許可信号を出力
し、この出力されたマスタ部の選択情報と、スレーブ部
の使用要求信号とを用いて、次に優先度の高いマスタ
部、およびこのマスタ部が共有バス、共有スレーブ部を
使用するようにしたため、アービトレートが行い易く、
しかも、アービトレートの種類決定がフレキシブルとな
るため、このアービトレートの種類が変わるごとにハー
ドウェアの変更を行う必要もなくなって、その回路の標
準化の容易化、コスト低減化に寄与するものである。
【０００７】
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は同実施例を示す全体的構成図である。ここ
では、マスタ部となるＣＰＵが、符号１〜４で示される
ように４個の場合（４チャネル）の例である。５は本発
明の要部となるアービタモジュール、６はホストＣＰ
Ｕ、７はホストバス、８はＣＰＵ１〜４の共有バス、９
は同共有メモリ、１０は同共有Ｉ／Ｏである。
する。図１は同実施例を示す全体的構成図である。ここ
では、マスタ部となるＣＰＵが、符号１〜４で示される
ように４個の場合（４チャネル）の例である。５は本発
明の要部となるアービタモジュール、６はホストＣＰ
Ｕ、７はホストバス、８はＣＰＵ１〜４の共有バス、９
は同共有メモリ、１０は同共有Ｉ／Ｏである。
【０００８】ホストＣＰＵは、アービタモジュール５の
メモリにマスタ部１〜４についての優先順位データを書
き込んだり、書き換えたりする機能を兼備している。マ
スタ部１〜４は、それぞれアービタモジュール５に、共
有バス８、共有メモリ９又は共有入出力装置１０の使用
要求信号ＲＥＱ１〜４を出力し、アービタモジュール５
は、それぞれＣＰＵ １〜４に、共有バス８、共有メモ
リ９又は共有入出力装置１０の使用要求信号ＲＥＱ１〜
４を出力する。
メモリにマスタ部１〜４についての優先順位データを書
き込んだり、書き換えたりする機能を兼備している。マ
スタ部１〜４は、それぞれアービタモジュール５に、共
有バス８、共有メモリ９又は共有入出力装置１０の使用
要求信号ＲＥＱ１〜４を出力し、アービタモジュール５
は、それぞれＣＰＵ １〜４に、共有バス８、共有メモ
リ９又は共有入出力装置１０の使用要求信号ＲＥＱ１〜
４を出力する。
【０００９】図２はアービタモジュール５を示す構成図
である。ここでホストバス７は、ホストアドレスバス７
ａ、ホストデータバス７ｂに”分れている。１１は、マ
スタ部（ＣＰＵ）１〜４の優先順位決定用メモリであっ
て、マスタ部の優先順位データを記憶し、アービトレー
トの優先順位を決めるテーブルとして機能している。こ
のメモリ１１は、ここではＲＡＭ（ランダム・アクセス
・メモリ）によって形成されている。
である。ここでホストバス７は、ホストアドレスバス７
ａ、ホストデータバス７ｂに”分れている。１１は、マ
スタ部（ＣＰＵ）１〜４の優先順位決定用メモリであっ
て、マスタ部の優先順位データを記憶し、アービトレー
トの優先順位を決めるテーブルとして機能している。こ
のメモリ１１は、ここではＲＡＭ（ランダム・アクセス
・メモリ）によって形成されている。
【００１０】１２は、メモリ１１に与える優先順位デー
タ選択／書き込み場所選択信号（アドレス信号）を、ホ
スト側か、マスタ部の使用要求信号側かに切り換えるた
めのセレクタである。１３は、メモリ１１のデータを、
ホスト側か使用要求許可信号側かに切り換えるスイッチ
である。アドレスバス７ａからのアドレス信号は、メモ
リ１１への優先順位データの書き込み場所指定用であ
り、データバス７ｂからの書き込みデータは、アドレス
Ａ０〜Ａ５に応じて、セレクタ１３を介して書き込まれ
る。
タ選択／書き込み場所選択信号（アドレス信号）を、ホ
スト側か、マスタ部の使用要求信号側かに切り換えるた
めのセレクタである。１３は、メモリ１１のデータを、
ホスト側か使用要求許可信号側かに切り換えるスイッチ
である。アドレスバス７ａからのアドレス信号は、メモ
リ１１への優先順位データの書き込み場所指定用であ
り、データバス７ｂからの書き込みデータは、アドレス
Ａ０〜Ａ５に応じて、セレクタ１３を介して書き込まれ
る。
【００１１】１４は、優先調停処理された結果のデータ
を収納するレジスタである。１５は、コードとして得ら
れた結果を、要求信号ＲＥＱ１〜４に対する使用許可信
号ＢＧ１〜ＢＧ４に変換するためのデコーダである。Ｂ
Ｇ１〜ＢＧ４のうち出力されるのは、これらのうちで選
択されたもの１個だけである。１６は、使用要求信号を
クロック信号ＣＬＫに同期をとり、レジスタ１４のセッ
トパルスを生成するためのタイミング発生回路である。
１７はレジスタ１４からセレクタ１２へのフィードバッ
ク信号であり、これは、現在の使用許可（１個のマスタ
部のみが許可されている）状態、例えばマスタ部１〜４
のうちどれが共有バス８、共有メモリ９又は共有入出力
装置１０を使用しているかを示す。
を収納するレジスタである。１５は、コードとして得ら
れた結果を、要求信号ＲＥＱ１〜４に対する使用許可信
号ＢＧ１〜ＢＧ４に変換するためのデコーダである。Ｂ
Ｇ１〜ＢＧ４のうち出力されるのは、これらのうちで選
択されたもの１個だけである。１６は、使用要求信号を
クロック信号ＣＬＫに同期をとり、レジスタ１４のセッ
トパルスを生成するためのタイミング発生回路である。
１７はレジスタ１４からセレクタ１２へのフィードバッ
ク信号であり、これは、現在の使用許可（１個のマスタ
部のみが許可されている）状態、例えばマスタ部１〜４
のうちどれが共有バス８、共有メモリ９又は共有入出力
装置１０を使用しているかを示す。
【００１２】図３は、上記構成の動作を示すタイミング
波形図で、以下この図を適宜参照して、上記構成の動作
を説明する。まず、ホストＣＰＵ ６から、ホストアド
レスバス７ａとホストデータバス７ｂを使って、マスタ
部の優先順位を決めたテーブルデータを、ＲＡＭ １１
にダウンロードする。このとき、セレクタ１２と切り換
えスイッチ１３は、それぞれホスト側が選択されてお
り、セレクタ１２では、アドレスバス７ａとメモリ１
１、またデータバス７ｂとメモリ１１とがそれぞれ接続
された状態になっている。
波形図で、以下この図を適宜参照して、上記構成の動作
を説明する。まず、ホストＣＰＵ ６から、ホストアド
レスバス７ａとホストデータバス７ｂを使って、マスタ
部の優先順位を決めたテーブルデータを、ＲＡＭ １１
にダウンロードする。このとき、セレクタ１２と切り換
えスイッチ１３は、それぞれホスト側が選択されてお
り、セレクタ１２では、アドレスバス７ａとメモリ１
１、またデータバス７ｂとメモリ１１とがそれぞれ接続
された状態になっている。
【００１３】この様な動作で、要求信号ＲＥＱ１〜ＲＥ
Ｑ４のうちのいずれか複数個から、共有バス８、共有メ
モリ９又は共有入出力装置１０の使用要求信号が、クロ
ック信号ＣＬＫの１周期の範囲内で同時と見なされる信
号が与えられた場合、この同時の使用要求信号を出した
複数のマスタ部の優先順位を決める各データが、メモリ
１１に記憶される。
Ｑ４のうちのいずれか複数個から、共有バス８、共有メ
モリ９又は共有入出力装置１０の使用要求信号が、クロ
ック信号ＣＬＫの１周期の範囲内で同時と見なされる信
号が与えられた場合、この同時の使用要求信号を出した
複数のマスタ部の優先順位を決める各データが、メモリ
１１に記憶される。
【００１４】上記のようなメモリ１１へのダウンロード
が終了したら、セレクタ１２の切り換え（イーハの接続
からローハの接続へ）、スイッチ１３の切り換え（ニー
ホの接続からニーヘの接続へ）を行うことにより、スタ
ンバイ状態となる。
が終了したら、セレクタ１２の切り換え（イーハの接続
からローハの接続へ）、スイッチ１３の切り換え（ニー
ホの接続からニーヘの接続へ）を行うことにより、スタ
ンバイ状態となる。
【００１５】今、例えば図３のタイムチャートに示すよ
うに、クロック信号ＣＬＫの１周期のうちで、同時に要
求信号ＲＥＱ１とＲＥＱ２がアサート（この場合立ち上
がる）されたとする。すると、この要求信号ＲＥＱ１、
ＲＥＱ２の論理レベル状態と、フィードバック信号１７
が意味する前の許可状態が、メモリ１１のアドレスとし
て供給され、メモリ１１のテーブルの内容に従ってアー
ビトレートされた結果が、メモリ１１の出力Ｄ０、Ｄ１
にコードで出力される。タイミング発生回路１６は、要
求信号（この場合はＲＥＱ１、ＲＥＱ２）のレベル変化
を監視していて、要求があれば（この場合高レベルであ
れば）、セレクタ１２、メモリ１１、スイッチ１３等の
時間的な素子遅れを充分考慮した時間ｔが経ってから、
信号ＳＥＴＰ１にて、メモリ１１でのテーブルにおける
優先順位に従うＤ０、Ｄ１のコードをレジスタ１４にセ
ットする。
うに、クロック信号ＣＬＫの１周期のうちで、同時に要
求信号ＲＥＱ１とＲＥＱ２がアサート（この場合立ち上
がる）されたとする。すると、この要求信号ＲＥＱ１、
ＲＥＱ２の論理レベル状態と、フィードバック信号１７
が意味する前の許可状態が、メモリ１１のアドレスとし
て供給され、メモリ１１のテーブルの内容に従ってアー
ビトレートされた結果が、メモリ１１の出力Ｄ０、Ｄ１
にコードで出力される。タイミング発生回路１６は、要
求信号（この場合はＲＥＱ１、ＲＥＱ２）のレベル変化
を監視していて、要求があれば（この場合高レベルであ
れば）、セレクタ１２、メモリ１１、スイッチ１３等の
時間的な素子遅れを充分考慮した時間ｔが経ってから、
信号ＳＥＴＰ１にて、メモリ１１でのテーブルにおける
優先順位に従うＤ０、Ｄ１のコードをレジスタ１４にセ
ットする。
【００１６】つまり上記の場合、メモリ１１からの許可
信号（出力）は、コード化されてレジスタ１４にセット
されているが、ここでは、マスタ部２よりもマスタ部１
が優先されているので、デコーダ１５によりデコードさ
れた許可信号として、ＢＧ１が出力され、マスタ部１
が、共有バス８、共有メモリ９又は共有Ｉ／Ｏ １０を
優先して使用する。そして、次にタイミング発生回路１
６は、前記許可を出した信号ＢＧ１に対応する信号ＲＥ
Ｑ１だけを監視していて、もしＲＥＱ１がネゲート（こ
の場合立ち下がる）したなら、次の時間ｔが経ってから
信号ＳＥＴＰ１を出力して、次の許可信号ＢＧ２を発行
する。
信号（出力）は、コード化されてレジスタ１４にセット
されているが、ここでは、マスタ部２よりもマスタ部１
が優先されているので、デコーダ１５によりデコードさ
れた許可信号として、ＢＧ１が出力され、マスタ部１
が、共有バス８、共有メモリ９又は共有Ｉ／Ｏ １０を
優先して使用する。そして、次にタイミング発生回路１
６は、前記許可を出した信号ＢＧ１に対応する信号ＲＥ
Ｑ１だけを監視していて、もしＲＥＱ１がネゲート（こ
の場合立ち下がる）したなら、次の時間ｔが経ってから
信号ＳＥＴＰ１を出力して、次の許可信号ＢＧ２を発行
する。
【００１７】以下、要求信号ＲＥＱ１〜ＲＥＱ４の内の
任意の複数信号から、クロック信号ＣＬＫの１周期の範
囲で同時要求がなされた場合、原理的に上記と同じ動作
が行われる。つまり、これら同時要求がなされた複数信
号のうち、メモリ１１のテーブルの優先順位に従う順
に、それに対応するマスタ部（１〜４のいずれか）に対
して許可信号が与えられ、この許可信号が与えられたマ
スタ部のみが、共有バス８、共有メモリ９又は共有Ｉ／
Ｏ １０を占有するものである。
任意の複数信号から、クロック信号ＣＬＫの１周期の範
囲で同時要求がなされた場合、原理的に上記と同じ動作
が行われる。つまり、これら同時要求がなされた複数信
号のうち、メモリ１１のテーブルの優先順位に従う順
に、それに対応するマスタ部（１〜４のいずれか）に対
して許可信号が与えられ、この許可信号が与えられたマ
スタ部のみが、共有バス８、共有メモリ９又は共有Ｉ／
Ｏ １０を占有するものである。
【００１８】上記実施例では、優先順位決定用メモリ１
１として、ＲＡＭを用いたが、このＲＡＭの代りに、あ
らかじめ優先順位データを固定的に記憶したＲＯＭ（リ
ード・オンリ・メモリ）やＰＡＬ（プログラマブル・ア
レイ・ロジック）などを用いてもよい。この場合、この
ＲＯＭやＰＡＬはソケット差し込み型のようにして、交
換可能なものにしておくと、メモリ１１のテーブルの種
別を種々のものに変更できる。上記メモリ１１にＲＯＭ
やＰＡＬなどの不揮発性メモリを用いた場合、該メモリ
には、あらかじめ優先順位データが記憶されるため、デ
ータ書き込み用のセレクタ１２、切り換えスイッチ１３
などは省略することができる。
１として、ＲＡＭを用いたが、このＲＡＭの代りに、あ
らかじめ優先順位データを固定的に記憶したＲＯＭ（リ
ード・オンリ・メモリ）やＰＡＬ（プログラマブル・ア
レイ・ロジック）などを用いてもよい。この場合、この
ＲＯＭやＰＡＬはソケット差し込み型のようにして、交
換可能なものにしておくと、メモリ１１のテーブルの種
別を種々のものに変更できる。上記メモリ１１にＲＯＭ
やＰＡＬなどの不揮発性メモリを用いた場合、該メモリ
には、あらかじめ優先順位データが記憶されるため、デ
ータ書き込み用のセレクタ１２、切り換えスイッチ１３
などは省略することができる。
【００１９】また図４のように、前記メモリ１１がＲＯ
ＭやＰＡＬのような不揮発性メモリであってかつその記
憶容量が大きい場合は、そのメモリ空間を１１ａ〜１１
ｄのように幾つかに区分し、これらにそれぞれ異なる優
先順位データを用意しておいて、これらをスイッチとか
ホストＣＰＵなどの指令２１で、任意の空間（１１ａ〜
１１ｄ）を切り換え使用するようにしてもよい。このよ
うにメモリ１１が不揮発性メモリである場合は、上記Ｒ
ＡＭを用いた場合のように無数にデータ書き換えは出来
ないが、メモリ１１の優先順位データの記憶内容をフレ
キシブルにできるという上記実施例の目的を達成するこ
とができる。
ＭやＰＡＬのような不揮発性メモリであってかつその記
憶容量が大きい場合は、そのメモリ空間を１１ａ〜１１
ｄのように幾つかに区分し、これらにそれぞれ異なる優
先順位データを用意しておいて、これらをスイッチとか
ホストＣＰＵなどの指令２１で、任意の空間（１１ａ〜
１１ｄ）を切り換え使用するようにしてもよい。このよ
うにメモリ１１が不揮発性メモリである場合は、上記Ｒ
ＡＭを用いた場合のように無数にデータ書き換えは出来
ないが、メモリ１１の優先順位データの記憶内容をフレ
キシブルにできるという上記実施例の目的を達成するこ
とができる。
【００２０】
【発明の効果】以上説明したごとく本発明によれば、所
望の優先順位の調停処理が良好に行え、また、どの様な
種類の優先順位のアービトレート方式も簡単に実現で
き、また、システムのアービトレート方式に合わせたハ
ードウェアを、その都度作る必要はなく、そのハードウ
ェアを実現する回路の標準化が図られ、ローコスト化に
寄与し得るなどの利点を有した優先順位の調停処理装置
を提供できるものである。
望の優先順位の調停処理が良好に行え、また、どの様な
種類の優先順位のアービトレート方式も簡単に実現で
き、また、システムのアービトレート方式に合わせたハ
ードウェアを、その都度作る必要はなく、そのハードウ
ェアを実現する回路の標準化が図られ、ローコスト化に
寄与し得るなどの利点を有した優先順位の調停処理装置
を提供できるものである。
【図１】本発明の一実施例の全体的構成図。
【図２】図１の要部の構成例を示す図。
【図３】上記実施例の動作を示すタイムチャート。
【図４】本発明の他の実施例の要部の構成図。
１〜４…マスタ部（ＣＰＵ）、５…アービタモジュー
ル、６…ホストＣＰＵ、７…ホストバス、８…共有バ
ス、９…共有メモリ、１０…共有Ｉ／Ｏ、１１…優先順
位決定用メモリ、１１ａ〜１１ｄ…メモリ空間、１２…
セレクタ、１３…切り換えスイッチ、１４…レジスタ、
１５…デコーダ、１６…タイミング発生回路、１７…フ
ィードバック信号。
ル、６…ホストＣＰＵ、７…ホストバス、８…共有バ
ス、９…共有メモリ、１０…共有Ｉ／Ｏ、１１…優先順
位決定用メモリ、１１ａ〜１１ｄ…メモリ空間、１２…
セレクタ、１３…切り換えスイッチ、１４…レジスタ、
１５…デコーダ、１６…タイミング発生回路、１７…フ
ィードバック信号。
Claims (8)
- 【請求項１】共有バスにつながる複数のマスタ部と、前
記共有バスにつながり、前記複数のマスタ部が共有する
スレーブ部と、前記複数のマスタ部のうちのどれが前記
共有バスおよびスレーブ部を使ってよいかを示す優先順
位データをそれぞれ記憶し、前のマスタ部の選択情報と
前記共有バス、スレーブ部の使用要求信号とをもとにし
て読み出した優先順位データを、次のマスタ部の選択情
報、および前記共有バス、スレーブ部の使用許可信号と
して出力する優先順位決定用メモリと、このメモリが出
力する前記前のマスタ部の選択情報と前記共有バス、ス
レーブ部の使用要求信号とをもとに、前記次のマスタ部
の選択情報を形成する選択手段とを具備したことを特徴
とする優先順位の調停処理装置。 - 【請求項２】前記メモリはデータ書き換え可能なメモリ
であり、このメモリに、このメモリの優先順位データを
書き込むためのホスト部を具備した請求項１に記載の優
先順位の調停処理装置。 - 【請求項３】前記メモリはＲＡＭ（ランダム・アクセス
・メモリ）である請求項２に記載の優先順位の調停処理
装置。 - 【請求項４】前記メモリは、あらかじめ前記優先順位デ
ータを書き込んだ状態にあってかつ交換可能な不揮発性
メモリである請求項１に記載の優先順位の調停処理装
置。 - 【請求項５】前記不揮発性メモリはＲＯＭ（リード・オ
ンリ・メモリ）である請求項４に記載の優先順位の調停
処理装置。 - 【請求項６】前記不揮発性メモリはＰＡＬ（プログラマ
ブル・アレイ・ロジック）である請求項４に記載の優先
順位の調停処理装置。 - 【請求項７】前記メモリは、あらかじめ前記優先順位デ
ータを書き込んだ状態にあってかつ交換可能な不揮発性
メモリであり、この不揮発性メモリは複数の優先順位デ
ータの記憶用空間を有し、前記選択手段は、前記各記憶
用空間のうちで前記次のマスタ部の選択情報を形成する
ものの決定を行う切り換え手段を有した請求項１に記載
の優先順位の調停処理装置。 - 【請求項８】前記共有バス、スレーブ部の使用要求信号
は、複数のマスタ部からそれぞれ出力され、その出力さ
れたスレーブ部の使用要求信号のうち、タイミング発生
回路におけるクロック信号の周期の範囲内で同時とみな
せるものであり、優先順位の高い使用要求信号が前記メ
モリから出力される請求項１に記載の優先順位の調停処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2529893A JPH06243090A (ja) | 1993-02-15 | 1993-02-15 | 優先順位の調停処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2529893A JPH06243090A (ja) | 1993-02-15 | 1993-02-15 | 優先順位の調停処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06243090A true JPH06243090A (ja) | 1994-09-02 |
Family
ID=12162117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2529893A Pending JPH06243090A (ja) | 1993-02-15 | 1993-02-15 | 優先順位の調停処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06243090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1383214A2 (en) | 2002-07-16 | 2004-01-21 | Ngk Spark Plug Co., Ltd | Spark plug |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576925A (en) * | 1980-06-16 | 1982-01-13 | Hitachi Ltd | Priority selecting circuit |
| JPS62229532A (ja) * | 1986-03-28 | 1987-10-08 | Csk Corp | 光記録媒体の書込／読取用トラッキング装置 |
| JPH01189750A (ja) * | 1988-01-25 | 1989-07-28 | Agency Of Ind Science & Technol | バス調停回路 |
| JPH0452748A (ja) * | 1990-06-14 | 1992-02-20 | Koufu Nippon Denki Kk | バス調停回路 |
| JPH0452749A (ja) * | 1990-06-14 | 1992-02-20 | Koufu Nippon Denki Kk | バス調停回路 |
-
1993
- 1993-02-15 JP JP2529893A patent/JPH06243090A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS576925A (en) * | 1980-06-16 | 1982-01-13 | Hitachi Ltd | Priority selecting circuit |
| JPS62229532A (ja) * | 1986-03-28 | 1987-10-08 | Csk Corp | 光記録媒体の書込／読取用トラッキング装置 |
| JPH01189750A (ja) * | 1988-01-25 | 1989-07-28 | Agency Of Ind Science & Technol | バス調停回路 |
| JPH0452748A (ja) * | 1990-06-14 | 1992-02-20 | Koufu Nippon Denki Kk | バス調停回路 |
| JPH0452749A (ja) * | 1990-06-14 | 1992-02-20 | Koufu Nippon Denki Kk | バス調停回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1383214A2 (en) | 2002-07-16 | 2004-01-21 | Ngk Spark Plug Co., Ltd | Spark plug |
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