JPS60214066A - バス裁定装置 - Google Patents
バス裁定装置Info
- Publication number
- JPS60214066A JPS60214066A JP7120684A JP7120684A JPS60214066A JP S60214066 A JPS60214066 A JP S60214066A JP 7120684 A JP7120684 A JP 7120684A JP 7120684 A JP7120684 A JP 7120684A JP S60214066 A JPS60214066 A JP S60214066A
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- JP
- Japan
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- signal
- cpu
- pattern
- bus
- register
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばマルチＣＰＵシステムにおけるバス裁
定装置に関するものである。
定装置に関するものである。
第１図は例えばインテルしＡＰＸ８６フアミリユーザー
ズマニユアル（１９８１年版、インテルジャパン株式会
社発行）に示されたマルチＣＰＵシステムにおける、従
来の並列プライオリティ方式のバス裁定装置の構成図で
あり、ＯＱ〜匝はＣＰＵ０〜７、翰〜に）はこれらのＣ
ＰＵ０〜７ ＱＯ〜０ηからそれぞれ出力されるバス使
用要求信号、■〜（ロ）はＣＰＵ０〜７α０〜（＋７１
に入力されるバス使用許可信号、■はプライオリティエ
ンコーダ、（ロ）はデマルチプレクサ、輪は選択された
ＣＰＵ番号をエンコードした信号ラインである。
ズマニユアル（１９８１年版、インテルジャパン株式会
社発行）に示されたマルチＣＰＵシステムにおける、従
来の並列プライオリティ方式のバス裁定装置の構成図で
あり、ＯＱ〜匝はＣＰＵ０〜７、翰〜に）はこれらのＣ
ＰＵ０〜７ ＱＯ〜０ηからそれぞれ出力されるバス使
用要求信号、■〜（ロ）はＣＰＵ０〜７α０〜（＋７１
に入力されるバス使用許可信号、■はプライオリティエ
ンコーダ、（ロ）はデマルチプレクサ、輪は選択された
ＣＰＵ番号をエンコードした信号ラインである。
従来のバス裁定装置は上記のように構成され、ＣＰＵ
Ｏ〜７ （＋１）〜Ｑηから出力されたパス使用要求信
号（ホ）〜に）は、プライオリティエンコーダに）に入
力される。プライオリティエンコーダに）に入力される
パス使用要求信号（ホ）〜（イ）は複数ビットが有意に
なってもよく、入力ピンにより優先順位が決定している
。第２図はプライオリティエンコーダ■の入力ビンと優
先順位の関係を示し、優先順位は０が最も高く７が最も
低い。このプライオリティエンコーダ曽て選択されたＣ
ＰＵ番号は８本の信号うイン働によりデマルチプレクサ
（２）に入力され、そこでデコードされた後、ＣＰＵ
Ｏ〜７ （１０〜ａηの１つに対しバス使用許可信号（
７）〜（ロ）の１本を有意にし、そのＣＰＩＪにバス使
用権を与えることになる。例えばＣＰＵ １（ロ）、Ｃ
ＰＩＪ ８α［有］、ＣＰＵ ５αＧが同時にバス使用
要求信号を出力すると、プライオリティエンコーダ（至
）でＣＰＵ１ηが選択され、この選択されたＣＰＵＩＵ
をエンコードした信号ライン幡を通してデマルチプレク
サ（２）に入力してデコードし、ＣＰｔＪ １（ロ）に
バス使用許可信号Ｃ３Ｘｌを有意にすることになる。
Ｏ〜７ （＋１）〜Ｑηから出力されたパス使用要求信
号（ホ）〜に）は、プライオリティエンコーダに）に入
力される。プライオリティエンコーダに）に入力される
パス使用要求信号（ホ）〜（イ）は複数ビットが有意に
なってもよく、入力ピンにより優先順位が決定している
。第２図はプライオリティエンコーダ■の入力ビンと優
先順位の関係を示し、優先順位は０が最も高く７が最も
低い。このプライオリティエンコーダ曽て選択されたＣ
ＰＵ番号は８本の信号うイン働によりデマルチプレクサ
（２）に入力され、そこでデコードされた後、ＣＰＵ
Ｏ〜７ （１０〜ａηの１つに対しバス使用許可信号（
７）〜（ロ）の１本を有意にし、そのＣＰＩＪにバス使
用権を与えることになる。例えばＣＰＵ １（ロ）、Ｃ
ＰＩＪ ８α［有］、ＣＰＵ ５αＧが同時にバス使用
要求信号を出力すると、プライオリティエンコーダ（至
）でＣＰＵ１ηが選択され、この選択されたＣＰＵＩＵ
をエンコードした信号ライン幡を通してデマルチプレク
サ（２）に入力してデコードし、ＣＰｔＪ １（ロ）に
バス使用許可信号Ｃ３Ｘｌを有意にすることになる。
従来のバス裁定装置は以上のように構成されているあで
、各ＣＰｔＪからのバス使用要求信号（イ）〜（２）と
プライオリティエンコーダ■との接続によりＣＰＵ Ｏ
〜７ ＣＬｆ）〜αηの優先順位が固定されるため、マ
ルチＣＰＵ構成時、各ＣＰＵのノくス使用権力；平均化
せず、使用権の低いＣＰＵの実行スピードカ５低下する
欠点がある。
、各ＣＰｔＪからのバス使用要求信号（イ）〜（２）と
プライオリティエンコーダ■との接続によりＣＰＵ Ｏ
〜７ ＣＬｆ）〜αηの優先順位が固定されるため、マ
ルチＣＰＵ構成時、各ＣＰＵのノくス使用権力；平均化
せず、使用権の低いＣＰＵの実行スピードカ５低下する
欠点がある。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、バス使用権の優先順位パターンが
書き込まれたＲＯＭを設け、この２９Ｍの優先順位パタ
ーンを任意に指定するパターン指定信号を制御装置によ
り制御されてＲＯＭに出力するレジスタを設け、前回指
定されたパターン指定信号を変更しないとき、ロック信
号によりレジスタにパターン指定信号のロックを指定す
ることにより、特定のＣＰＵの優先順位を固定でき、特
定以外のＣＰＬＩのバス使用権を平均化するコトカテき
るバス裁定装置を提供することを目的としている。
めになされたもので、バス使用権の優先順位パターンが
書き込まれたＲＯＭを設け、この２９Ｍの優先順位パタ
ーンを任意に指定するパターン指定信号を制御装置によ
り制御されてＲＯＭに出力するレジスタを設け、前回指
定されたパターン指定信号を変更しないとき、ロック信
号によりレジスタにパターン指定信号のロックを指定す
ることにより、特定のＣＰＵの優先順位を固定でき、特
定以外のＣＰＬＩのバス使用権を平均化するコトカテき
るバス裁定装置を提供することを目的としている。
第８図はこの発明の一実施例を示す構成図であり、図に
おいて輪はＣＰＵのバス使用権の優先順位パターンが書
き込まれているＲＯＭ、ｆ５υはこのＲＯＭＦ４から出
力されるバス使用許可信号、姉。
おいて輪はＣＰＵのバス使用権の優先順位パターンが書
き込まれているＲＯＭ、ｆ５υはこのＲＯＭＦ４から出
力されるバス使用許可信号、姉。
−はこのバス使用許可信号Ｉυをラッチするレジスタで
あり、レジスターはバス使用許可信号机をＣＰＵへ出力
し、レジスタ（財）はアクセス毎にＲＯＭ（ト）の優先
順位パターンを任意に指定するパターン指定信号（財）
をＲＯＭに出力している。−はレジスタ１１５ｊ５ 、
（至）を制御する制御信号−９１ηを出力する制御装置
、噛は各ＣＰＵからのバス使用要求信号でＲＯＭｔ４の
アドレス指定となる。尚、マルチＣＰＵシステムにおい
てＣＰＵの数がＮａならば、バス使用許可信号のり、お
よびバス使用要求４ｉ！＠ ｒＡ ハＮ本からなる。−
はレジスターから出力されるパターン指定信号（財）の
変更を禁止するとき、即ち、前回の優先順位パターンを
続行するとき、レジスターのラッチを解除させるロック
信号である。
あり、レジスターはバス使用許可信号机をＣＰＵへ出力
し、レジスタ（財）はアクセス毎にＲＯＭ（ト）の優先
順位パターンを任意に指定するパターン指定信号（財）
をＲＯＭに出力している。−はレジスタ１１５ｊ５ 、
（至）を制御する制御信号−９１ηを出力する制御装置
、噛は各ＣＰＵからのバス使用要求信号でＲＯＭｔ４の
アドレス指定となる。尚、マルチＣＰＵシステムにおい
てＣＰＵの数がＮａならば、バス使用許可信号のり、お
よびバス使用要求４ｉ！＠ ｒＡ ハＮ本からなる。−
はレジスターから出力されるパターン指定信号（財）の
変更を禁止するとき、即ち、前回の優先順位パターンを
続行するとき、レジスターのラッチを解除させるロック
信号である。
この発明の動作について説明する。ＣＰＵ０数がＮ個か
らなるマルチＣＰＵシステムでも良いが、例えばＣＰＵ
の数を８個で説明する。第４図はＲＯＭ−の中に書かれ
ているＣＰＵの優先順位のパターン例を示したものであ
る。第４図において優先順位は例えば０が最も高く７が
最も低い。例えばパターン０の時はＣＰ’Ｕ番号０は優
先順位０、ＣＰＵ番号７は優先順位７であり、この図は
、ＣＰＵ番号０と１とが優先順位が固定されており、Ｃ
ＰＵ番号２〜７が優先順位が可変となる場合を示す、第
６図は、第４図におけるパターン１の優先順位を用いた
場合の各ＣＰＵから出力されるバス使用要求信号とそれ
により決定されるＲＯＭｔ４に書かれているデーコの一
実施例である。第５図においてバス使用要求信号では１
になっているＣＰＵからバス使用要求信号が出力されて
おり、例えばＣＰＩＪ番号２．ＣＰＵ番号８．ＣＰＵ番
号６゜ＣＰＵ番号７からバス使用要求信号が出力されて
いる場合、第８図におけるバス使用要求信号−はパター
ン−となり、これをＲＯＭｔ４のアドレスにしてデータ
が決定される。ところが第５図ではＣＰＵ番号０の優先
順位が最も高＜、ＣＰＵ番号６の優先順位が最も低い第
４図におけるパターン１を用いているので、ＣＰＵ番号
７が選択される。
らなるマルチＣＰＵシステムでも良いが、例えばＣＰＵ
の数を８個で説明する。第４図はＲＯＭ−の中に書かれ
ているＣＰＵの優先順位のパターン例を示したものであ
る。第４図において優先順位は例えば０が最も高く７が
最も低い。例えばパターン０の時はＣＰ’Ｕ番号０は優
先順位０、ＣＰＵ番号７は優先順位７であり、この図は
、ＣＰＵ番号０と１とが優先順位が固定されており、Ｃ
ＰＵ番号２〜７が優先順位が可変となる場合を示す、第
６図は、第４図におけるパターン１の優先順位を用いた
場合の各ＣＰＵから出力されるバス使用要求信号とそれ
により決定されるＲＯＭｔ４に書かれているデーコの一
実施例である。第５図においてバス使用要求信号では１
になっているＣＰＵからバス使用要求信号が出力されて
おり、例えばＣＰＩＪ番号２．ＣＰＵ番号８．ＣＰＵ番
号６゜ＣＰＵ番号７からバス使用要求信号が出力されて
いる場合、第８図におけるバス使用要求信号−はパター
ン−となり、これをＲＯＭｔ４のアドレスにしてデータ
が決定される。ところが第５図ではＣＰＵ番号０の優先
順位が最も高＜、ＣＰＵ番号６の優先順位が最も低い第
４図におけるパターン１を用いているので、ＣＰＵ番号
７が選択される。
したがってこの場合第５図では、バス使用要求信号−が
パターン−で与えられ、これがＲＯＭ−のアドレスとな
るのでこのアドレスのデータには、例えばパターン−の
ようにＣＰＵ番号７にだけバス使用許可信号を与えるた
め、ｃｐｕ番号７のバス使用許可信号に対応するデータ
ビットにだけ１が書かれている。第４図におけるパター
ン１は第５図におけるようなデータ構造をもつのでＣＰ
Ｕの数が８個の場合２５６のアドレスをもつ。以上のよ
うにして決定された第８図におけるバス使用許可信号値
υはレジスターにラッチされＣＰＵに出力される。また
、この例で選択されたＣＰＵ番号７は固定された優先順
位をもたないＣＰＵなので、バス使用許可信号いυはレ
ジスターにもラッチされる。レジスターでラッチされた
パターン指定信号（財）は次回のバス裁定において今回
選択されたＣＰＵ番号７の優先順位を最低にするような
第４図におけるパターン０を指定し、次回のパス裁定を
行なうよう制御装置−によって制御される。一方、第５
図におけるバス使用要求信号−がパターン隨で与えられ
る時、パス裁定により優先順位が最も高いＣＰＵ番号０
が選択される。この時、第８図におけるバス使用許可信
号（５１１はレジスタ（ハ）にラッチされＣＰＵに出力
される。しかし今回選択されたＣＰＵ番号０は固定され
た優先順位をもつので、バス使用許可信号−はロック信
号−の制御によりレジスターにはラッチされずレジスタ
ーから出力されるパターン指定信号（財）は変化しない
。したがって、次回のパス裁定は今回と同じ優先順位で
ある第４図におけるパターンｌのまま行なわれる。
パターン−で与えられ、これがＲＯＭ−のアドレスとな
るのでこのアドレスのデータには、例えばパターン−の
ようにＣＰＵ番号７にだけバス使用許可信号を与えるた
め、ｃｐｕ番号７のバス使用許可信号に対応するデータ
ビットにだけ１が書かれている。第４図におけるパター
ン１は第５図におけるようなデータ構造をもつのでＣＰ
Ｕの数が８個の場合２５６のアドレスをもつ。以上のよ
うにして決定された第８図におけるバス使用許可信号値
υはレジスターにラッチされＣＰＵに出力される。また
、この例で選択されたＣＰＵ番号７は固定された優先順
位をもたないＣＰＵなので、バス使用許可信号いυはレ
ジスターにもラッチされる。レジスターでラッチされた
パターン指定信号（財）は次回のバス裁定において今回
選択されたＣＰＵ番号７の優先順位を最低にするような
第４図におけるパターン０を指定し、次回のパス裁定を
行なうよう制御装置−によって制御される。一方、第５
図におけるバス使用要求信号−がパターン隨で与えられ
る時、パス裁定により優先順位が最も高いＣＰＵ番号０
が選択される。この時、第８図におけるバス使用許可信
号（５１１はレジスタ（ハ）にラッチされＣＰＵに出力
される。しかし今回選択されたＣＰＵ番号０は固定され
た優先順位をもつので、バス使用許可信号−はロック信
号−の制御によりレジスターにはラッチされずレジスタ
ーから出力されるパターン指定信号（財）は変化しない
。したがって、次回のパス裁定は今回と同じ優先順位で
ある第４図におけるパターンｌのまま行なわれる。
従ッテ、ハス使用要求信＠−のアクセス毎にパターン指
定信相（財）をｌ？ ＯＭ ｔ４に出力できる。即ち、
優先順位パターンを任意に設定できると共に優先順位が
固定されるＣＰ（Ｊと優先順位が固定されないＣＰＵと
を任意に設定でき、しかも優先順位が固定されないＣＰ
Ｕのバス匣用権を平均化することができ、従来装置のよ
うなＣＰＵの実行スピード低下という欠点も皆無となる
。
定信相（財）をｌ？ ＯＭ ｔ４に出力できる。即ち、
優先順位パターンを任意に設定できると共に優先順位が
固定されるＣＰ（Ｊと優先順位が固定されないＣＰＵと
を任意に設定でき、しかも優先順位が固定されないＣＰ
Ｕのバス匣用権を平均化することができ、従来装置のよ
うなＣＰＵの実行スピード低下という欠点も皆無となる
。
以上のように、この発明によれば各ＣＰＴＪのバス使用
権の優先順位パターンが書き込まれたＲ ＯＭを設け、
このＲＯＭの優先順位パターンを任意に指定するパター
ン指定信号を制御装置により制御される出力レジスタを
設け、前回指定されたパターン指定信号を変更しないと
き、ロック信号によりレジスタにパターン指定信号のロ
ックを指示するようにしたことにより、特定のＣＰＴＪ
の優先順位を固定でき、特定以外のＣ、Ｐ Ｕのバス使
用権を平均化することができるバス裁定装置を得ること
ができる。
権の優先順位パターンが書き込まれたＲ ＯＭを設け、
このＲＯＭの優先順位パターンを任意に指定するパター
ン指定信号を制御装置により制御される出力レジスタを
設け、前回指定されたパターン指定信号を変更しないと
き、ロック信号によりレジスタにパターン指定信号のロ
ックを指示するようにしたことにより、特定のＣＰＴＪ
の優先順位を固定でき、特定以外のＣ、Ｐ Ｕのバス使
用権を平均化することができるバス裁定装置を得ること
ができる。
第１図は従来のバス裁定装置のブロック図、第２図は従
来のバス裁定装置に係る優先順位の関係を示すブロック
図、第３図はこの発明の一実施例によるバス裁定装置を
示すブロック図、第４図はこの発ＦＩＡ（ζ係るＲＯＭ
の優先順位パターンの一例を示すパターン図、第５図は
この発明に係るバス使用要求信号に対するＲＯＭのデー
タパターンの一例を示すパターン図である。 図において、００〜ａつはｃｐｕ ｏ〜７、（１）はＲ
ＯＭ％ｉ５υはバス使用許可信号、ゎの、−はレジスタ
、−はパターン指定信相、■は制御装置、−はバス使用
要求信号、■はロック信号である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大台増雄 第１図 第２図 イ（ト←ｊ委位−−７１５４３２ｆ θ第３図 第４図 固定：ｆＰ分 町０隋
来のバス裁定装置に係る優先順位の関係を示すブロック
図、第３図はこの発明の一実施例によるバス裁定装置を
示すブロック図、第４図はこの発ＦＩＡ（ζ係るＲＯＭ
の優先順位パターンの一例を示すパターン図、第５図は
この発明に係るバス使用要求信号に対するＲＯＭのデー
タパターンの一例を示すパターン図である。 図において、００〜ａつはｃｐｕ ｏ〜７、（１）はＲ
ＯＭ％ｉ５υはバス使用許可信号、ゎの、−はレジスタ
、−はパターン指定信相、■は制御装置、−はバス使用
要求信号、■はロック信号である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大台増雄 第１図 第２図 イ（ト←ｊ委位−−７１５４３２ｆ θ第３図 第４図 固定：ｆＰ分 町０隋
Claims (1)
- 同一バスに接続されている複数のＣＰＵのバス使用権の
優先順位を裁定するバス裁定装置において、パス使用権
の優先順位パターンが書き込まれたＲＯＭ、このＲＯＭ
の優先順位パターンを任意に指定するパターン指定信号
を上記ＲＯＭに出力するレジスタ、前回指定されたパタ
ーン指定信号を変更しないとき、上記レジスタにパター
ン指定信号のロックを指示するロック信号、上記レジス
タを制御する制御装置を備えたことを特徴とするバス裁
定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120684A JPS60214066A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7120684A JPS60214066A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60214066A true JPS60214066A (ja) | 1985-10-26 |
Family
ID=13453970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7120684A Pending JPS60214066A (ja) | 1984-04-09 | 1984-04-09 | バス裁定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60214066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01501425A (ja) * | 1986-01-29 | 1989-05-18 | ディジタル エクイプメント コ−ポレ−ション | デ−タ処理システムのサブシステム間の打切り信号の交換に応答する装置及び方法 |
-
1984
- 1984-04-09 JP JP7120684A patent/JPS60214066A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01501425A (ja) * | 1986-01-29 | 1989-05-18 | ディジタル エクイプメント コ−ポレ−ション | デ−タ処理システムのサブシステム間の打切り信号の交換に応答する装置及び方法 |
| US4858173A (en) * | 1986-01-29 | 1989-08-15 | Digital Equipment Corporation | Apparatus and method for responding to an aborted signal exchange between subsystems in a data processing system |
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