JPS6115261A - バスア−ビタ - Google Patents
バスア−ビタInfo
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- JPS6115261A JPS6115261A JP60074546A JP7454685A JPS6115261A JP S6115261 A JPS6115261 A JP S6115261A JP 60074546 A JP60074546 A JP 60074546A JP 7454685 A JP7454685 A JP 7454685A JP S6115261 A JPS6115261 A JP S6115261A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Small-Scale Networks (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信システムに関し、さらに詳しくいえ
ば、複数のプロセッサによって共有された資源へのアク
セスに関して競合する要求を解決するためのバスアービ
タに関する。
ば、複数のプロセッサによって共有された資源へのアク
セスに関して競合する要求を解決するためのバスアービ
タに関する。
本発明は多重プロセッサソステノ・において、バスアー
ビタを簡単なゲート手段で構成することにより優先順位
付は機能を具備した又は見備しない場合のいずれにおい
ても共有資源へのアクセス要求の競合を容易に解決でき
るようにしたものである。
ビタを簡単なゲート手段で構成することにより優先順位
付は機能を具備した又は見備しない場合のいずれにおい
ても共有資源へのアクセス要求の競合を容易に解決でき
るようにしたものである。
マイクロプロセッサの普及により、複数のマイクロプロ
セッサが共有記憶装置を介して互いに高速に通信するこ
とのできるような新しいデータ処理システムが開発され
るようになった。こうしたデータ処理システムは、複数
のマイクロプロセッサおよび記憶装置がデータ信号、ア
ドレス信号、および各種制御信号を交換することのでき
る共有バスを使用している。共有バスは一時に１つのマ
イクロプロセッサしか使用できないので、このようなデ
ータ処理システムは、同時的なアクセスが起きないよう
に（これが生ずればエラーが発生するであろう）共有バ
スへのアクセスを制御するための適切な手段を必ず具備
しなければならない。
セッサが共有記憶装置を介して互いに高速に通信するこ
とのできるような新しいデータ処理システムが開発され
るようになった。こうしたデータ処理システムは、複数
のマイクロプロセッサおよび記憶装置がデータ信号、ア
ドレス信号、および各種制御信号を交換することのでき
る共有バスを使用している。共有バスは一時に１つのマ
イクロプロセッサしか使用できないので、このようなデ
ータ処理システムは、同時的なアクセスが起きないよう
に（これが生ずればエラーが発生するであろう）共有バ
スへのアクセスを制御するための適切な手段を必ず具備
しなければならない。
共有資源へのアクセス要求の競合は解決するためのバス
アービタはこれ壕でにも多数考えられている。
アービタはこれ壕でにも多数考えられている。
従来のバスアービタは、多くの場合、特定のプロセッサ
または資源の要件を満たすように設計されているので、
別のプロセッサまたは資源を使うことが困難であるとい
う欠点を持っている。
または資源の要件を満たすように設計されているので、
別のプロセッサまたは資源を使うことが困難であるとい
う欠点を持っている。
また、大部分のアプリケ−／ヨンに関係し且つ予測可能
なほとんどの状況において生ずるであろう競合を解決す
るように意図されたバスアービタもあるが、これはその
構成が複雑である。特定のアプリケーションにはこの複
雑さが役に立つときもあるが、そのために装置の速度が
落ちるし、複数のプロセッサ間の優先順位付けが必要で
ないような（仮りに必要だとしてもそれが全く簡単にで
きるような）要件の厳しくない単純なアプリケーション
にはそのバスアービタは不適切なものとなってしまう。
なほとんどの状況において生ずるであろう競合を解決す
るように意図されたバスアービタもあるが、これはその
構成が複雑である。特定のアプリケーションにはこの複
雑さが役に立つときもあるが、そのために装置の速度が
落ちるし、複数のプロセッサ間の優先順位付けが必要で
ないような（仮りに必要だとしてもそれが全く簡単にで
きるような）要件の厳しくない単純なアプリケーション
にはそのバスアービタは不適切なものとなってしまう。
以上説明したように従来のバスアービタはそれを使用す
る多重プロセッサ７ステムの融通性という点で問題のあ
るものや、要件の厳しいアプリケーション（たとえばプ
ロセッサ間の優先順位付けが必要であるようなもの）に
も適応できるようその構成が複雑になっているというこ
とのために簡単なアプリケーションの場合には、逆に効
率が悪くなるといった問題を有するものであった。
る多重プロセッサ７ステムの融通性という点で問題のあ
るものや、要件の厳しいアプリケーション（たとえばプ
ロセッサ間の優先順位付けが必要であるようなもの）に
も適応できるようその構成が複雑になっているというこ
とのために簡単なアプリケーションの場合には、逆に効
率が悪くなるといった問題を有するものであった。
したがって本発明の目的はこれらの問題を解決する簡単
なバスアービタを提供することにある。
なバスアービタを提供することにある。
この目的を達成するため、共有資源と、共有バスを介し
て接続されたＮ個のプロセッサと、を含み、これらＮ個
のプロセッサの各々は所定のレベルの信号を出力するこ
とにより共有資源へのアクセスの要求を表わす要求、出
力と、所定のレベルの信号が入力されることによりそれ
に対する許可が示される許可入力と、を有するような多
重プロセッサシステムにおいて、共有資源へのアクセス
要求を制御するための本発明のバスアービタは、各々少
なくともＮ個の入力と１個の出力とを有するゲート手段
ＩＮ個のプロセッサのそれぞれに対応して設け、各ゲー
ト手段の出力を対応するプロセッサの許可人力にそれぞ
れ接続し各ゲート手段の入力を対応するプロセッサの要
求出力と他の全てのゲート手段の出力とに接続すること
によって、１つのプロセッサだけに共有資源へのアクセ
スが許可されるようにしたことを特徴としている。
て接続されたＮ個のプロセッサと、を含み、これらＮ個
のプロセッサの各々は所定のレベルの信号を出力するこ
とにより共有資源へのアクセスの要求を表わす要求、出
力と、所定のレベルの信号が入力されることによりそれ
に対する許可が示される許可入力と、を有するような多
重プロセッサシステムにおいて、共有資源へのアクセス
要求を制御するための本発明のバスアービタは、各々少
なくともＮ個の入力と１個の出力とを有するゲート手段
ＩＮ個のプロセッサのそれぞれに対応して設け、各ゲー
ト手段の出力を対応するプロセッサの許可人力にそれぞ
れ接続し各ゲート手段の入力を対応するプロセッサの要
求出力と他の全てのゲート手段の出力とに接続すること
によって、１つのプロセッサだけに共有資源へのアクセ
スが許可されるようにしたことを特徴としている。
好適な実施例によれば、本発明のバスアービタは優先順
位付けの機能を具備した又は具備し女いものがいずれも
簡単な構成で実現できる。
位付けの機能を具備した又は具備し女いものがいずれも
簡単な構成で実現できる。
たとえば、前記ゲート手段を単にＮＡＮＤゲートで構成
すれば、そのバスアービタは優先順位付は機能を具備し
ないものとなる。
すれば、そのバスアービタは優先順位付は機能を具備し
ないものとなる。
また、前記ゲート手段をＡ、 Ｎ Ｄゲート、ラッチ、
およびＯＲゲートで構成すれば、バスアービタは優先順
位付は機能を具備するものとなる。
およびＯＲゲートで構成すれば、バスアービタは優先順
位付は機能を具備するものとなる。
以下、これらの好適な実施例について詳細に説明する。
けじめに第１の実施例として第１図を参照して、本発明
に基づくバスアービタを組み込んだ多重プロセラサンス
テムについて説明する。多重プロセッサシステムは複数
のプロセッサ１６を有する。
に基づくバスアービタを組み込んだ多重プロセラサンス
テムについて説明する。多重プロセッサシステムは複数
のプロセッサ１６を有する。
以下の説明でプロセッサ１６の番号を特定していうとき
は、プロセッサＰＲＩ、プロセッサＲＲ２、・・、プロ
セッサＰＲ，Ｎ（又は単にＰ Ｒ，１、Ｐ Ｒ，２、・
・、ＰＲ，Ｎ）のように指定する。これらのプロセッサ
１６の出力は共有バス１０を介して互いに接続される。
は、プロセッサＰＲＩ、プロセッサＲＲ２、・・、プロ
セッサＰＲ，Ｎ（又は単にＰ Ｒ，１、Ｐ Ｒ，２、・
・、ＰＲ，Ｎ）のように指定する。これらのプロセッサ
１６の出力は共有バス１０を介して互いに接続される。
共有バス１０には複数のプロセッサ間で共有される様々
な資源が接続される。第１図の例では、ランダムアクセ
スメモリ（以下Ｒ，ＡＭという）１２および読取り専用
メモリ（以下Ｒ，ＯＭという）１４が接続されている。
な資源が接続される。第１図の例では、ランダムアクセ
スメモリ（以下Ｒ，ＡＭという）１２および読取り専用
メモリ（以下Ｒ，ＯＭという）１４が接続されている。
各プロセッサは、通常、プログラム制御された幾つかの
入力および出力を具備しているが、第１図では簡単のた
め、各プロセッサにはそのうちの１つの出力（アクセス
要求出力）と１つの入力（アクセス許可入力）しか示し
ていない。
入力および出力を具備しているが、第１図では簡単のた
め、各プロセッサにはそのうちの１つの出力（アクセス
要求出力）と１つの入力（アクセス許可入力）しか示し
ていない。
第１図ではプロセッサＰＲ１、Ｉ（Ｒ，２、・・・、Ｂ
。
。
Ｒ，Ｎのプログラム制御可能は各入力をそれぞれＰｌｌ
、Ｐ２１、・・・、ＰＮＩと表わし、プログラム制御可
能なその各出力をそれぞれＰｌｏ、Ｐ２Ｏ、・・、ＰＮ
ｏと表わしである。Ｎ個のプロセッサにＶｉＮ入力のＮ
ＡＮＤゲート１８がそれぞれ１つずつ関連している。こ
れらのＮＡＮＤゲート１８は各プロセッサに対応してそ
れぞれＧ］、、Ｇ２、・・・、ＧＮと表わす。これらの
ＮＡＮＤゲート１８Ｖｉ信号Ｑ１、Ｇ２、・・・、ＱＮ
をそれぞれ発生するっ出力ＰＩＯのところの信号は、信
号Ｑ２、Ｇ３、・・、ＱＮと共にＮＡＮＤゲートＧ１に
印加され、出力Ｐ２０のところの信号は、信号Ｑｌ、Ｑ
３、・・・、ＱＮと共にＮＡＮＤゲートＧ２に印加され
、出力Ｐ３０のところの信号は、信号Ｑ１、Ｇ２、Ｇ４
、・・、ＱＮと共にＮＡＮＤゲー）Ｇ３に印加され、以
下同様にして、事後の出力ＰＮＯのところの信号は、信
号Ｑ１、Ｇ２、・・、Ｑ（Ｎ−１）と共にＮＡＮＤゲー
トＧＮに印加される。信号Ｑ１、Ｇ２、・、ＱＮは入力
ｐＨ、Ｐ２１、・・、ＰＮＩにそれぞれ印加されるっ 共有バス１０が空いているときは、出力ＰＩＯないしＰ
ＮＯの信号は全てローであり、したがって、信号Ｑｌな
いしＱＮは全てハイである。載るプロセッサ（たとえば
プロセッサＰＲ，ｌ）が共有バス１０へのアクセスを要
求したいときは、出力ＰＩＯの信号をハイにする。そう
すると信号Ｑ１がローになって信号Ｑ２ないしＱＮが全
てハイとなる。プロセッサＰ Ｒ，１は、次Ｋ、入力ｐ
Ｈに印加される信号Ｑ１のレベルを判断する。信号Ｑ１
がローなら１．プロセッサＰ １１．１ カ共有バス１
０をアクセスできることを意味する。
、Ｐ２１、・・・、ＰＮＩと表わし、プログラム制御可
能なその各出力をそれぞれＰｌｏ、Ｐ２Ｏ、・・、ＰＮ
ｏと表わしである。Ｎ個のプロセッサにＶｉＮ入力のＮ
ＡＮＤゲート１８がそれぞれ１つずつ関連している。こ
れらのＮＡＮＤゲート１８は各プロセッサに対応してそ
れぞれＧ］、、Ｇ２、・・・、ＧＮと表わす。これらの
ＮＡＮＤゲート１８Ｖｉ信号Ｑ１、Ｇ２、・・・、ＱＮ
をそれぞれ発生するっ出力ＰＩＯのところの信号は、信
号Ｑ２、Ｇ３、・・、ＱＮと共にＮＡＮＤゲートＧ１に
印加され、出力Ｐ２０のところの信号は、信号Ｑｌ、Ｑ
３、・・・、ＱＮと共にＮＡＮＤゲートＧ２に印加され
、出力Ｐ３０のところの信号は、信号Ｑ１、Ｇ２、Ｇ４
、・・、ＱＮと共にＮＡＮＤゲー）Ｇ３に印加され、以
下同様にして、事後の出力ＰＮＯのところの信号は、信
号Ｑ１、Ｇ２、・・、Ｑ（Ｎ−１）と共にＮＡＮＤゲー
トＧＮに印加される。信号Ｑ１、Ｇ２、・、ＱＮは入力
ｐＨ、Ｐ２１、・・、ＰＮＩにそれぞれ印加されるっ 共有バス１０が空いているときは、出力ＰＩＯないしＰ
ＮＯの信号は全てローであり、したがって、信号Ｑｌな
いしＱＮは全てハイである。載るプロセッサ（たとえば
プロセッサＰＲ，ｌ）が共有バス１０へのアクセスを要
求したいときは、出力ＰＩＯの信号をハイにする。そう
すると信号Ｑ１がローになって信号Ｑ２ないしＱＮが全
てハイとなる。プロセッサＰ Ｒ，１は、次Ｋ、入力ｐ
Ｈに印加される信号Ｑ１のレベルを判断する。信号Ｑ１
がローなら１．プロセッサＰ １１．１ カ共有バス１
０をアクセスできることを意味する。
プロセッサＰ Ｉ（、１が共有バス１０をアクセスして
いる間に他のプロセッサ（たとえばプロセッサＰＲ・２
）が共有バス１０をアクセスしたいという場合は、プロ
セッサＰ Ｒ，２は出力Ｐ２０の信号をハイにすること
によってアクセスを要求し、入力Ｐ２１に印加される信
号のレベルを判断する。この場合、プロセッサＰ Ｒ，
１に共有バス１０のアクセス権が与えられているから信
号ＱＩＶｉローである。したがってＰ２Ｏのハイレベル
の信号１１、ＮＡＮＤゲー）Ｇ２の出力信号Ｑ２に何の
影響も与えず、その信号Ｑ２は・・イレベルを維持する
。入力Ｐ２１に印加される信号がハイなので、プロセッ
サＰ Ｒ，２は共有バス１０をアクセスすることができ
ないっ プロセッサＰ Ｒ，１は共有バス１０のアクセス権を解
放するときは、出力ＰＩＯの信号をローにする。これに
より信号Ｑ１がハイになる。こうして信号Ｑ１ないしＱ
Ｎが全てハイと々って共有バス１０が空いているという
ことを示す。その後は、これまで説明したのと同様に、
畢初の要求だけが許可される。
いる間に他のプロセッサ（たとえばプロセッサＰＲ・２
）が共有バス１０をアクセスしたいという場合は、プロ
セッサＰ Ｒ，２は出力Ｐ２０の信号をハイにすること
によってアクセスを要求し、入力Ｐ２１に印加される信
号のレベルを判断する。この場合、プロセッサＰ Ｒ，
１に共有バス１０のアクセス権が与えられているから信
号ＱＩＶｉローである。したがってＰ２Ｏのハイレベル
の信号１１、ＮＡＮＤゲー）Ｇ２の出力信号Ｑ２に何の
影響も与えず、その信号Ｑ２は・・イレベルを維持する
。入力Ｐ２１に印加される信号がハイなので、プロセッ
サＰ Ｒ，２は共有バス１０をアクセスすることができ
ないっ プロセッサＰ Ｒ，１は共有バス１０のアクセス権を解
放するときは、出力ＰＩＯの信号をローにする。これに
より信号Ｑ１がハイになる。こうして信号Ｑ１ないしＱ
Ｎが全てハイと々って共有バス１０が空いているという
ことを示す。その後は、これまで説明したのと同様に、
畢初の要求だけが許可される。
共有バス１０が使用可能となったときに幾つかのプロセ
ッサが共有バス１０へのアクセスを同時に要求する場合
は、それらのプロセッサのＮＡＮＤゲートの出力のうち
１つだけが量初にランダムにローになって、そのプロセ
ッサの要求だけが許可され他のプロセッサは共有バス１
０のアクセスを禁じられる。
ッサが共有バス１０へのアクセスを同時に要求する場合
は、それらのプロセッサのＮＡＮＤゲートの出力のうち
１つだけが量初にランダムにローになって、そのプロセ
ッサの要求だけが許可され他のプロセッサは共有バス１
０のアクセスを禁じられる。
次に第２図を参照して第２の実施例について説明する。
第２図に示す多重プロセラサンステムでは、パスアービ
タは複数のプロセッサに対して優先順位を付けることに
よって共有バスへのアクセスを制御できるようになって
いる。共有バス、ＲｌＡＭ、Ｒ，ＯＭ、およびプロセッ
サは第１図と同じなので同じ参照番号１０，１２．１４
、および１６をそれぞれ付しである。他の記号も第１図
と同じ機能のものは同じ記号を使用する。第２図の実施
例では、Ｎ個のプロセッサにはＮ入力のＡＮＤゲート１
９がそれぞれ１つずつ関連している。これらのＡＮＤゲ
ートＩ ９ｄ各プロセツサに対応してそれぞれＧ’ｌ、
Ｇ’２、・・、Ｇ’Ｎと表わす。ＡＮＤゲート１９の出
力はＮ個のＲ，Ｓタイプのラッチ２０のＳ入力にそれぞ
れ接続される。ラッチ２０は各プロセッサ１６および各
ＡＮＤゲート１９に対応してそれぞれＬｌ、Ｒ２、・・
、ＬＮと表わす。
タは複数のプロセッサに対して優先順位を付けることに
よって共有バスへのアクセスを制御できるようになって
いる。共有バス、ＲｌＡＭ、Ｒ，ＯＭ、およびプロセッ
サは第１図と同じなので同じ参照番号１０，１２．１４
、および１６をそれぞれ付しである。他の記号も第１図
と同じ機能のものは同じ記号を使用する。第２図の実施
例では、Ｎ個のプロセッサにはＮ入力のＡＮＤゲート１
９がそれぞれ１つずつ関連している。これらのＡＮＤゲ
ートＩ ９ｄ各プロセツサに対応してそれぞれＧ’ｌ、
Ｇ’２、・・、Ｇ’Ｎと表わす。ＡＮＤゲート１９の出
力はＮ個のＲ，Ｓタイプのラッチ２０のＳ入力にそれぞ
れ接続される。ラッチ２０は各プロセッサ１６および各
ＡＮＤゲート１９に対応してそれぞれＬｌ、Ｒ２、・・
、ＬＮと表わす。
Ｎ個のＡＮＤゲート１９は中間的な信号Ｑ′１、Ｑ２、
・・・、 Ｑ’Ｎをそれぞれ発生する。Ｎ個のラッチ２
０は信号Ｑ１、Ｑ２、・・・、ＱＮをそれぞれ発生する
。出力ＰＩＱの信号は信号Ｑ２．Ｑ、３、・・・、ＱＮ
と共にＡＮＤゲー） Ｇ’ｌに印加され、出力Ｐ２０の
信号は信号Ｑ１、Ｑ３、・・・、ＱＮと共にＡＮＤゲー
） Ｇ’２に印加され、出力Ｐ３０の信号は信号Ｑ１、
Ｑ２、Ｑ４、・・・、ＱＮと共にＡＮＤゲ−） Ｇ′３
に印加され、以下同様にして、最後の出力ＰＮＱの信号
は信号Ｑ１、Ｑ２、・・・、Ｑ（Ｎ−１）と共にＡＮＤ
ゲートＧ′Ｎに印加される。信号Ｑ １ 、’Ｑ ２、
・・・、ＱＮは入力ｐＨ、Ｒ２１、・・、ＰＮＩＫそれ
ぞれ印加される。第２図の実施例では、ランチ２０は交
差接続された２つのＮＡＮＤゲートを含む。この例では
プロセッサ１６の優先順位を高いものから順にＰ Ｒ，
ｌ、ｐ Ｒ，２、・・１、ＰＲ，Ｎと仮定しである。畢
高の優先順位を持ったプロセッサに関連するラッチ２０
（すなわち、この例ではＬｌ）のＲ１入力のところの信
号は、それを接地することによってローレベルに保持さ
れている。次の優先順位を持ったプロセッサに関連する
ランチ２０（この例ではＬ ２ ）のＲ２人力は出力Ｐ
】０に接続される。ラッチＬ３の頁、入力はＯＲ，ゲー
ト２２の出力に接続される。ＯＲ，ゲート２２の入力は
、関連するプロセッサＰ Ｒ，３よりも高い優先順位を
持ったプロセッサ（この例ではＰ Ｒ，１およびＰ Ｒ
，２）の出力と接続される。したがって、優先順位の最
も低いプロセッサＰＲ，Ｎに関連するラッチＬＮに接続
されたＯ Ｒ，ゲート２４の入力は出力ＰＩＯ１Ｐ２０
、・・・、Ｐ（Ｎ−１）Ｏと接続される。
・・・、 Ｑ’Ｎをそれぞれ発生する。Ｎ個のラッチ２
０は信号Ｑ１、Ｑ２、・・・、ＱＮをそれぞれ発生する
。出力ＰＩＱの信号は信号Ｑ２．Ｑ、３、・・・、ＱＮ
と共にＡＮＤゲー） Ｇ’ｌに印加され、出力Ｐ２０の
信号は信号Ｑ１、Ｑ３、・・・、ＱＮと共にＡＮＤゲー
） Ｇ’２に印加され、出力Ｐ３０の信号は信号Ｑ１、
Ｑ２、Ｑ４、・・・、ＱＮと共にＡＮＤゲ−） Ｇ′３
に印加され、以下同様にして、最後の出力ＰＮＱの信号
は信号Ｑ１、Ｑ２、・・・、Ｑ（Ｎ−１）と共にＡＮＤ
ゲートＧ′Ｎに印加される。信号Ｑ １ 、’Ｑ ２、
・・・、ＱＮは入力ｐＨ、Ｒ２１、・・、ＰＮＩＫそれ
ぞれ印加される。第２図の実施例では、ランチ２０は交
差接続された２つのＮＡＮＤゲートを含む。この例では
プロセッサ１６の優先順位を高いものから順にＰ Ｒ，
ｌ、ｐ Ｒ，２、・・１、ＰＲ，Ｎと仮定しである。畢
高の優先順位を持ったプロセッサに関連するラッチ２０
（すなわち、この例ではＬｌ）のＲ１入力のところの信
号は、それを接地することによってローレベルに保持さ
れている。次の優先順位を持ったプロセッサに関連する
ランチ２０（この例ではＬ ２ ）のＲ２人力は出力Ｐ
】０に接続される。ラッチＬ３の頁、入力はＯＲ，ゲー
ト２２の出力に接続される。ＯＲ，ゲート２２の入力は
、関連するプロセッサＰ Ｒ，３よりも高い優先順位を
持ったプロセッサ（この例ではＰ Ｒ，１およびＰ Ｒ
，２）の出力と接続される。したがって、優先順位の最
も低いプロセッサＰＲ，Ｎに関連するラッチＬＮに接続
されたＯ Ｒ，ゲート２４の入力は出力ＰＩＯ１Ｐ２０
、・・・、Ｐ（Ｎ−１）Ｏと接続される。
共有バス１０が使用可能なときは、出力Ｐ１０ないしＰ
ＮＯは全てローであるから、信号Ｑ′１ないしＱ’Ｎは
全てローであり信号Ｑ１ないしＱＮは全てハイである。
ＮＯは全てローであるから、信号Ｑ′１ないしＱ’Ｎは
全てローであり信号Ｑ１ないしＱＮは全てハイである。
成るプロセッサ（たとえばＰＲＩ ）が共有バス１０を
アクセスしたいときは、その出力ＰＩＯの信号をハイに
する。これにより信号Ｑ′１が・・イになり信号Ｑ１が
ローとなる。そうしてプロセッサＰＲ１は入力ｐＨに印
加される信号のレベルを判断する。その信号すなわちＱ
ｌはローであるから、プロセッサＰＲ１［共有バス１０
のアクセス権を獲得することができる。
アクセスしたいときは、その出力ＰＩＯの信号をハイに
する。これにより信号Ｑ′１が・・イになり信号Ｑ１が
ローとなる。そうしてプロセッサＰＲ１は入力ｐＨに印
加される信号のレベルを判断する。その信号すなわちＱ
ｌはローであるから、プロセッサＰＲ１［共有バス１０
のアクセス権を獲得することができる。
信号Ｑ１がローであるから、信号Ｑ／ ２、Ｑ１０、・
・、Ｑ’Ｎはローであり信号Ｑ２、Ｑ３、・・、ＱＮは
ハイである。これにより他のプロセッサは共有バス１０
のアクセスを禁じられる。
・、Ｑ’Ｎはローであり信号Ｑ２、Ｑ３、・・、ＱＮは
ハイである。これにより他のプロセッサは共有バス１０
のアクセスを禁じられる。
ＰＲｌが共有バス１０全アクセスしている間に、他の２
つのプロセッサ（たとえばＰＲ２とＰＲ３）が並行して
要求を出す場合は、ＰＲ２およびＰＲ３は出力Ｐ２０お
よびＲ３・０の信号をそれぞれハイにして、共有バス１
０が使用可能になったとき、高い方の優先順位を持った
プロセッサ（この場合はＰＲ・２）が共有バス１０のア
クセス権を獲得する。
つのプロセッサ（たとえばＰＲ２とＰＲ３）が並行して
要求を出す場合は、ＰＲ２およびＰＲ３は出力Ｐ２０お
よびＲ３・０の信号をそれぞれハイにして、共有バス１
０が使用可能になったとき、高い方の優先順位を持った
プロセッサ（この場合はＰＲ・２）が共有バス１０のア
クセス権を獲得する。
プロセッサＰ Ｒ，１は出力ＰＩＯの信号をローにする
ことによって共有バス１０の使用権を解放する。このロ
ーレベルの信号はラッチＬ２のＲ，入力に印加され、こ
れによりラッチＬ２かリセットされてその出力信号Ｑ２
がローとなる。このローレベルの信号Ｑ２はプロセッサ
Ｐ Ｒ，２の入力Ｐ２１に印加され、これによりプロセ
ッサＰ ）（、２は共有バス１０のアクセスが可能であ
るとわかる。出力ＰＩＯのローレベルの信号はラッチＬ
３のＲ，入力には何ら影響を与えない。というのは、プ
ロセッサＰ Ｒ，３よりも優先順位の高いプロセッサＰ
Ｒ，２の出力Ｐ２０に）・イレベルの信号が存在する
ことによってラッチＬ３のＲ１入力はハイレベルに維持
されているからである。
ことによって共有バス１０の使用権を解放する。このロ
ーレベルの信号はラッチＬ２のＲ，入力に印加され、こ
れによりラッチＬ２かリセットされてその出力信号Ｑ２
がローとなる。このローレベルの信号Ｑ２はプロセッサ
Ｐ Ｒ，２の入力Ｐ２１に印加され、これによりプロセ
ッサＰ ）（、２は共有バス１０のアクセスが可能であ
るとわかる。出力ＰＩＯのローレベルの信号はラッチＬ
３のＲ，入力には何ら影響を与えない。というのは、プ
ロセッサＰ Ｒ，３よりも優先順位の高いプロセッサＰ
Ｒ，２の出力Ｐ２０に）・イレベルの信号が存在する
ことによってラッチＬ３のＲ１入力はハイレベルに維持
されているからである。
第２図に示す実施例において、複数のプロセノサに同じ
優先順位を与えることもできる。たとえば、プロセッサ
ＰＲ１２およびＰ Ｒ，３に同じ優先順位を与えたいと
きは、プロセッサＰ Ｒ，２の出力Ｐ２０とラッチＬ３
のπ入力との間の接続を断てばよい（すなわち、ＯＲ，
ゲート２２を除去し出力ＰＩＯをラッチＬ３のＲ１入力
へ直接接続する）。こうすれば、ラッチＬ２およびＬ３
のＲ１人力は並列かつ同様に制御される。同じ優先順位
を有する２つのプロセッサが共有バス１０へのアクセス
を同時に要求したときは、第１図の実施例と同様に、共
有バス１０の使用権は一方のプロセッサだけにランダム
に与えられる。
優先順位を与えることもできる。たとえば、プロセッサ
ＰＲ１２およびＰ Ｒ，３に同じ優先順位を与えたいと
きは、プロセッサＰ Ｒ，２の出力Ｐ２０とラッチＬ３
のπ入力との間の接続を断てばよい（すなわち、ＯＲ，
ゲート２２を除去し出力ＰＩＯをラッチＬ３のＲ１入力
へ直接接続する）。こうすれば、ラッチＬ２およびＬ３
のＲ１人力は並列かつ同様に制御される。同じ優先順位
を有する２つのプロセッサが共有バス１０へのアクセス
を同時に要求したときは、第１図の実施例と同様に、共
有バス１０の使用権は一方のプロセッサだけにランダム
に与えられる。
以上説明したように本発明によれば、優先順位付は機能
を具備する場合または具備しない場合のいずれにおいて
も非常に簡単な構成でパスアービタを実現することがで
きる。
を具備する場合または具備しない場合のいずれにおいて
も非常に簡単な構成でパスアービタを実現することがで
きる。
第１図は本発明の第１の実施例を示す図、第２図は本発
明の第２の実施例を示す図である。 出願人 インターナ／ヨナル・ビジネス・マンーンズ・
コーポレー７田／代理人 弁理士 頓 宮
孝 −（外１名）
明の第２の実施例を示す図である。 出願人 インターナ／ヨナル・ビジネス・マンーンズ・
コーポレー７田／代理人 弁理士 頓 宮
孝 −（外１名）
Claims (1)
- 【特許請求の範囲】 共有資源と、共有バスを介して接続されたＮ個のプロセ
ッサと、を含み、該Ｎ個のプロセッサの各々は所定のレ
ベルの信号を出力することにより前記共有資源へのアク
セスの要求を表わす要求出力と、所定のレベルの信号が
入力されることによりそれに対する許可が示される許可
入力と、を有するような多重プロセッサシステムにおい
て、前記共有資源へのアクセス要求を制御するためのバ
スアービタであつて、 各々少なくともＮ個の入力と１個の出力とを有するゲー
ト手段を前記Ｎ個のプロセッサのそれぞれに対応して設
け、各ゲート手段の出力を対応するプロセッサの許可入
力にそれぞれ接続し各ゲート手段の入力を対応するプロ
セッサの要求出力と他の全てのゲート手段の出力とに接
続することによつて、１つのプロセッサだけに前記共有
資源へのアクセスが許可されるようにしたことを特徴と
するバスアービタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84430024.4 | 1984-06-29 | ||
| EP84430024A EP0166062B1 (fr) | 1984-06-29 | 1984-06-29 | Dispositif d'arbitrage d'accès à une ressource partagée |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115261A true JPS6115261A (ja) | 1986-01-23 |
| JPH0433066B2 JPH0433066B2 (ja) | 1992-06-02 |
Family
ID=8192952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074546A Granted JPS6115261A (ja) | 1984-06-29 | 1985-04-10 | バスア−ビタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4752872A (ja) |
| EP (1) | EP0166062B1 (ja) |
| JP (1) | JPS6115261A (ja) |
| DE (1) | DE3480303D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1984
- 1984-06-29 EP EP84430024A patent/EP0166062B1/fr not_active Expired
- 1984-06-29 DE DE8484430024T patent/DE3480303D1/de not_active Expired
-
1985
- 1985-04-10 JP JP60074546A patent/JPS6115261A/ja active Granted
- 1985-06-17 US US06/745,549 patent/US4752872A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412233A (en) * | 1977-06-28 | 1979-01-29 | Yaskawa Denki Seisakusho Kk | Device for contesting using right |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0166062A1 (fr) | 1986-01-02 |
| JPH0433066B2 (ja) | 1992-06-02 |
| EP0166062B1 (fr) | 1989-10-25 |
| US4752872A (en) | 1988-06-21 |
| DE3480303D1 (en) | 1989-11-30 |
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