JPH0433066B2 - - Google Patents
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- JPH0433066B2 JPH0433066B2 JP60074546A JP7454685A JPH0433066B2 JP H0433066 B2 JPH0433066 B2 JP H0433066B2 JP 60074546 A JP60074546 A JP 60074546A JP 7454685 A JP7454685 A JP 7454685A JP H0433066 B2 JPH0433066 B2 JP H0433066B2
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- 230000004044 response Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 description 4
- 238000012913 prioritisation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000035755 proliferation Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/378—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a parallel poll method
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信システムに関し、さらに詳
しくいえば、複数のプロセツサによつて共有され
た資源へのアクセスに関して競合する要求を解決
するためのバスアービタに関する。
しくいえば、複数のプロセツサによつて共有され
た資源へのアクセスに関して競合する要求を解決
するためのバスアービタに関する。
本発明は多重プロセツサシステムにおいて、バ
スアービタを簡単なゲート手段で構成することに
より優先順位付け機能を具備した場合においてて
も共有資源へのアクセス要求の競合を容易に解決
できるようにしたものである。
スアービタを簡単なゲート手段で構成することに
より優先順位付け機能を具備した場合においてて
も共有資源へのアクセス要求の競合を容易に解決
できるようにしたものである。
マイクロプロセツサの普及により、複数のマイ
クロプロセツサが共有記憶装置を介して互いに高
速に通信することのできるような新しいデータ処
理システムが開発されるようになつた。こうした
データ処理システムは、複数のマイクロプロセツ
サおよび記憶装置がデータ信号、アドレス信号、
および各種制御信号を交換することのできる共有
バスを使用している。共有バスは一時に１つのマ
イクロプロセツサしか使用できないので、このよ
うなデータ処理システムは、同時的なアクセスが
起きないように（これが生ずればエラーが発生す
るであろう）共有バスへのアクセスを制御するた
めの適切な手段を必ず具備しなければならない。
共有資源へのアクセス要求の競合は解決するため
のバスアービタはこれまでにも多数考えられてい
る。
クロプロセツサが共有記憶装置を介して互いに高
速に通信することのできるような新しいデータ処
理システムが開発されるようになつた。こうした
データ処理システムは、複数のマイクロプロセツ
サおよび記憶装置がデータ信号、アドレス信号、
および各種制御信号を交換することのできる共有
バスを使用している。共有バスは一時に１つのマ
イクロプロセツサしか使用できないので、このよ
うなデータ処理システムは、同時的なアクセスが
起きないように（これが生ずればエラーが発生す
るであろう）共有バスへのアクセスを制御するた
めの適切な手段を必ず具備しなければならない。
共有資源へのアクセス要求の競合は解決するため
のバスアービタはこれまでにも多数考えられてい
る。
従来のバスアービタは、多くの場合、特定のプ
ロセツサまたは資源の要件を満たすように設計さ
れているので、別のプロセツサまたは資源を使う
ことが困難であるという欠点を持つている。
ロセツサまたは資源の要件を満たすように設計さ
れているので、別のプロセツサまたは資源を使う
ことが困難であるという欠点を持つている。
また、大部分のアプリケーシヨンに関係し且つ
予測可能なほとんどの状況において生ずるであろ
う競合を解決するように意図されたバスアービタ
もあるが、これはその構成が複雑である。特定の
アプリケーシヨンにはこの複雑さが役立つときも
あるが、そのために装置の速度が落ちるし、複数
のプロセツサ間の優先順位付けが必要でないよう
な（仮りに必要だとしてもそれが全く簡単にでき
るような）要件の厳しくない単純なアプリケーシ
ヨンにはそのバスアービタは不適切なものとなつ
てしまう。
予測可能なほとんどの状況において生ずるであろ
う競合を解決するように意図されたバスアービタ
もあるが、これはその構成が複雑である。特定の
アプリケーシヨンにはこの複雑さが役立つときも
あるが、そのために装置の速度が落ちるし、複数
のプロセツサ間の優先順位付けが必要でないよう
な（仮りに必要だとしてもそれが全く簡単にでき
るような）要件の厳しくない単純なアプリケーシ
ヨンにはそのバスアービタは不適切なものとなつ
てしまう。
以上説明したように従来のバスアービタはそれ
を使用する多重プロセツサシステムの融通性とい
う点で問題のあるものや、要件の厳しいアプリケ
ーシヨン（たとえばプロセツサ間の優先順位付け
が必要であるようなもの）にも適応できるようそ
の構成が複雑になつているということのために簡
単なアプリケーシヨンの場合には、逆に効率が悪
くなるといつた問題を有するものであつた。
を使用する多重プロセツサシステムの融通性とい
う点で問題のあるものや、要件の厳しいアプリケ
ーシヨン（たとえばプロセツサ間の優先順位付け
が必要であるようなもの）にも適応できるようそ
の構成が複雑になつているということのために簡
単なアプリケーシヨンの場合には、逆に効率が悪
くなるといつた問題を有するものであつた。
従つて、本発明の目的は、共有バスが既に或る
プロセツサで使用中に優先順位の異なる２個以上
のプロセツサがその共有バスへのアクセス要求を
した場合、そのプロセツサによるバス使用が完了
するや否や高い優先順位のプロセツサのみに共有
バスへのアクセスを許可する機能を有する簡単な
ゲート手段から成るバスアービタを提供すること
である。
プロセツサで使用中に優先順位の異なる２個以上
のプロセツサがその共有バスへのアクセス要求を
した場合、そのプロセツサによるバス使用が完了
するや否や高い優先順位のプロセツサのみに共有
バスへのアクセスを許可する機能を有する簡単な
ゲート手段から成るバスアービタを提供すること
である。
本発明の上記の目的は次のような構成のバスア
ービタにより達成される。
ービタにより達成される。
高（又は低）信号レベル時には共有バスへのア
クセスを禁止し低（又は高）信号レベル時にはア
クセスを許可する入力信号を受信する入力部PNI
及び上記高信号レベルのアクセス要求信号を出力
して共有バスへのアクセスを要求する出力部
PNOを夫々含むＮ個のプロセツサの間で優先順
位に基づいて共有資源へのアクセスを制御するた
めのバスアービタにおいて、 Ｎ個の入力及び１個の出力を各々有するＮ個の
ANDゲートG′N並びに該各ANDゲートの出力に
第１入力が接続されたＮ個のラツチ手段LNを
各プロセツサに関連して設け、 上記ラツチ手段の各々は、対応する各プロセツ
サの入力部PNIに接続された１個の出力並びに第
１及び第２入力を有し、第２入力が上記高信号
レベルにあるとき高レベルの出力信号を出力し、
第２入力が上記低信号レベルにあるときは上記第
１入力により決まるレベルの出力信号を出力す
るように構成されており、 上記各ANDゲートのＮ個の入力のうち、１個
の入力は対応する各プロセツサの出力部PNOか
らの上記要求信号を受信するように各プロセツサ
に接続された、残りのＮ−１個の入力は、他のプ
ロセツサに関連したＮ−１個のラツチ手段の出力
に接続されており、 上記各ラツチ手段の上記第２入力に該ラツチ
手段に関連したプロセツサよりも高い優先順位の
プロセツサの出力部Ｐ１０，Ｐ２０，…からの上
記要求信号を印加するためのゲート手段を設け、 任意の１個のプロセツサが上記高レベルのアク
セス要求信号をその出力部PNOに出力して共有
資源へのアクセス要求をしたとき、それに応答し
て関連ラツチ手段の出力が上記低レベルに降下し
てプロセツサの入力部PNIに印加されるとそのプ
ロセツサにアクセス許可が与えられ、他方、共有
資源が使用中に優先順位の異なる２個以上のプロ
セツサがその共有資源へのアクセスを要求したと
き、共有資源が任意のプロセツサにより利用可能
になると直ぐにその時点での最高優先順位の要求
プロセツサに関連したラツチ手段からの出力のみ
が上記低レベルに変化してそのプロセツサにアク
セス許可を与えることを特徴とするバスアービ
タ。
クセスを禁止し低（又は高）信号レベル時にはア
クセスを許可する入力信号を受信する入力部PNI
及び上記高信号レベルのアクセス要求信号を出力
して共有バスへのアクセスを要求する出力部
PNOを夫々含むＮ個のプロセツサの間で優先順
位に基づいて共有資源へのアクセスを制御するた
めのバスアービタにおいて、 Ｎ個の入力及び１個の出力を各々有するＮ個の
ANDゲートG′N並びに該各ANDゲートの出力に
第１入力が接続されたＮ個のラツチ手段LNを
各プロセツサに関連して設け、 上記ラツチ手段の各々は、対応する各プロセツ
サの入力部PNIに接続された１個の出力並びに第
１及び第２入力を有し、第２入力が上記高信号
レベルにあるとき高レベルの出力信号を出力し、
第２入力が上記低信号レベルにあるときは上記第
１入力により決まるレベルの出力信号を出力す
るように構成されており、 上記各ANDゲートのＮ個の入力のうち、１個
の入力は対応する各プロセツサの出力部PNOか
らの上記要求信号を受信するように各プロセツサ
に接続された、残りのＮ−１個の入力は、他のプ
ロセツサに関連したＮ−１個のラツチ手段の出力
に接続されており、 上記各ラツチ手段の上記第２入力に該ラツチ
手段に関連したプロセツサよりも高い優先順位の
プロセツサの出力部Ｐ１０，Ｐ２０，…からの上
記要求信号を印加するためのゲート手段を設け、 任意の１個のプロセツサが上記高レベルのアク
セス要求信号をその出力部PNOに出力して共有
資源へのアクセス要求をしたとき、それに応答し
て関連ラツチ手段の出力が上記低レベルに降下し
てプロセツサの入力部PNIに印加されるとそのプ
ロセツサにアクセス許可が与えられ、他方、共有
資源が使用中に優先順位の異なる２個以上のプロ
セツサがその共有資源へのアクセスを要求したと
き、共有資源が任意のプロセツサにより利用可能
になると直ぐにその時点での最高優先順位の要求
プロセツサに関連したラツチ手段からの出力のみ
が上記低レベルに変化してそのプロセツサにアク
セス許可を与えることを特徴とするバスアービ
タ。
このような構成により、他のプロセツサにより
共有バスが使用中に優先順位の異なる２個以上の
プロセツサがアクセス要求を出した場合、その要
求は共有バスが空きになる迄保持され、空きにな
つた時点で最高優先順位の要求プロセツサのみが
要求信号発生の前後に無関係にアクセス許可を与
えられる。
共有バスが使用中に優先順位の異なる２個以上の
プロセツサがアクセス要求を出した場合、その要
求は共有バスが空きになる迄保持され、空きにな
つた時点で最高優先順位の要求プロセツサのみが
要求信号発生の前後に無関係にアクセス許可を与
えられる。
はじめに参考例として第１図を参照して、先に
提案したバスアービタを組み込んだ多重プロセツ
サシステムについて説明する。多重プロセツサシ
ステムは複数のプロセツサ１６を有する。以下の
説明でプロセツサ１６の番号を特定していうとき
は、プロセツサPR１、プロセツサRR２、…、プ
ロセツサPRN（又は単にPR１，PR２，…，
PRN）のように指定する。これらのプロセツサ
１６の出力は共有バス１０を介して互いに接続さ
れる。共有バス１０には複数のプロセツサ間で共
有される様々な資源が接続される。第１図の例で
は、ランダムアクセスメモリ（以下RAMとい
う）１２および読取り専用メモリ（以下ROMと
いう）１４が接続されている。各プロセツサは、
通常、プログラム制御された幾つかの入力および
出力を具備しているが、第１図では簡単のため、
各プロセツサにはそのうちの１つの出力（アクセ
ス要求出力）と１つの入力（アクセス許可入力）
しか示していない。
提案したバスアービタを組み込んだ多重プロセツ
サシステムについて説明する。多重プロセツサシ
ステムは複数のプロセツサ１６を有する。以下の
説明でプロセツサ１６の番号を特定していうとき
は、プロセツサPR１、プロセツサRR２、…、プ
ロセツサPRN（又は単にPR１，PR２，…，
PRN）のように指定する。これらのプロセツサ
１６の出力は共有バス１０を介して互いに接続さ
れる。共有バス１０には複数のプロセツサ間で共
有される様々な資源が接続される。第１図の例で
は、ランダムアクセスメモリ（以下RAMとい
う）１２および読取り専用メモリ（以下ROMと
いう）１４が接続されている。各プロセツサは、
通常、プログラム制御された幾つかの入力および
出力を具備しているが、第１図では簡単のため、
各プロセツサにはそのうちの１つの出力（アクセ
ス要求出力）と１つの入力（アクセス許可入力）
しか示していない。
第１図ではプロセツサPR１，RR２，…，
RRNのプログラム制御可能な各入力をそれぞれ
Ｐ１１，Ｐ１２，…，PN１と表わし、プログラ
ム制御可能なその各出力をそれぞれＰ１０，Ｐ２
０，…，PN０と表わしてある。Ｎ個のプロセツ
サにはＮ入力のNANDゲート１８がそれぞれ１
つずつ関連している。これらのNANDゲート１
８は各プロセツサに対応してそれぞれＧ１，Ｇ
２，…，GNと表わす。これらのNANDゲート１
８は信号Ｑ１，Ｑ２，…，QNをそれぞれ発生す
る。出力Ｐ１０のところの信号は、信号Ｑ２，Ｑ
３，…，QNと共にNANDゲートＧ１に印加さ
れ、出力Ｐ２０のところの信号は、信号Ｑ１，Ｑ
３，…，QNと共にNANDゲートＧ２に印加さ
れ、出力Ｐ３０のところの信号は、信号Ｑ１，Ｑ
２，Ｑ４，…，QNと共にNANDゲートＧ３に印
加され、以下同様にして、最後の出力PN０のと
ころの信号は、信号Ｑ１，Ｑ２，…，Ｑ（Ｎ−１）
と共にNANDゲートGNに印加される。信号Ｑ
１，Ｑ２，…，QNは入力Ｐ１１，Ｐ２１，…，
PN１にそれぞれ印加される。
RRNのプログラム制御可能な各入力をそれぞれ
Ｐ１１，Ｐ１２，…，PN１と表わし、プログラ
ム制御可能なその各出力をそれぞれＰ１０，Ｐ２
０，…，PN０と表わしてある。Ｎ個のプロセツ
サにはＮ入力のNANDゲート１８がそれぞれ１
つずつ関連している。これらのNANDゲート１
８は各プロセツサに対応してそれぞれＧ１，Ｇ
２，…，GNと表わす。これらのNANDゲート１
８は信号Ｑ１，Ｑ２，…，QNをそれぞれ発生す
る。出力Ｐ１０のところの信号は、信号Ｑ２，Ｑ
３，…，QNと共にNANDゲートＧ１に印加さ
れ、出力Ｐ２０のところの信号は、信号Ｑ１，Ｑ
３，…，QNと共にNANDゲートＧ２に印加さ
れ、出力Ｐ３０のところの信号は、信号Ｑ１，Ｑ
２，Ｑ４，…，QNと共にNANDゲートＧ３に印
加され、以下同様にして、最後の出力PN０のと
ころの信号は、信号Ｑ１，Ｑ２，…，Ｑ（Ｎ−１）
と共にNANDゲートGNに印加される。信号Ｑ
１，Ｑ２，…，QNは入力Ｐ１１，Ｐ２１，…，
PN１にそれぞれ印加される。
共有バス１０が空いているときは、出力Ｐ１０
ないしPN０の信号は全てローであり、したがつ
て、信号Ｑ１ないしQNは全てハイである。或る
プロセツサ（たとえばプロセツサPR１）が共有
バス１０へのアクセスを要求したいときは、出力
Ｐ１０の信号をハイにする。そうすると信号Ｑ１
がローになつて信号Ｑ２ないしQNが全てハイと
なる。プロセツサPR１は、次に、入力Ｐ１１に
印加される信号Ｑ１のレベルを判断する。信号Ｑ
１がローなら、プロセツサPR１が共有バス１０
をアクセスできることを意味する。
ないしPN０の信号は全てローであり、したがつ
て、信号Ｑ１ないしQNは全てハイである。或る
プロセツサ（たとえばプロセツサPR１）が共有
バス１０へのアクセスを要求したいときは、出力
Ｐ１０の信号をハイにする。そうすると信号Ｑ１
がローになつて信号Ｑ２ないしQNが全てハイと
なる。プロセツサPR１は、次に、入力Ｐ１１に
印加される信号Ｑ１のレベルを判断する。信号Ｑ
１がローなら、プロセツサPR１が共有バス１０
をアクセスできることを意味する。
プロセツサPR１が共有バス１０をアクセスし
ている間に他のプロセツサ（たとえばプロセツサ
PR２）が共有バス１０をアクセスしたいという
場合は、プロセツサPR２は出力Ｐ２０の信号を
ハイにすることによつてアクセスを要求し、入力
Ｐ２１に印加される信号のレベルを判断する。こ
の場合、プロセツサPR１に共有バス１０のアク
セス権が与えられているから信号Ｑ１はローであ
る。したがつてＰ２０のハイレベルの信号は、
NANDゲートＧ２の出力信号Ｑ２に何の影響も
与えず、その信号Ｑ２はハイレベルを維持する。
入力Ｐ２１に印加される信号がハイなので、プロ
セツサPR２は共有バス１０をアクセスすること
ができない。
ている間に他のプロセツサ（たとえばプロセツサ
PR２）が共有バス１０をアクセスしたいという
場合は、プロセツサPR２は出力Ｐ２０の信号を
ハイにすることによつてアクセスを要求し、入力
Ｐ２１に印加される信号のレベルを判断する。こ
の場合、プロセツサPR１に共有バス１０のアク
セス権が与えられているから信号Ｑ１はローであ
る。したがつてＰ２０のハイレベルの信号は、
NANDゲートＧ２の出力信号Ｑ２に何の影響も
与えず、その信号Ｑ２はハイレベルを維持する。
入力Ｐ２１に印加される信号がハイなので、プロ
セツサPR２は共有バス１０をアクセスすること
ができない。
プロセツサPR１は共有バス１０のアクセス権
を解放するときは、出力Ｐ１０の信号をローにす
る。これにより信号Ｑ１がハイになる。こうして
信号Ｑ１ないしQNが全てハイとなつて共有バス
１０が空いているということを示す。その後は、
これまで説明したのと同様に、最初の要求だけが
許可される。
を解放するときは、出力Ｐ１０の信号をローにす
る。これにより信号Ｑ１がハイになる。こうして
信号Ｑ１ないしQNが全てハイとなつて共有バス
１０が空いているということを示す。その後は、
これまで説明したのと同様に、最初の要求だけが
許可される。
共有バス１０が使用可能となつたときに幾つか
のプロセツサが共有バス１０へのアクセスを同時
に要求する場合は、それらのプロセツサの
NANDゲートの出力のうち１つだけが最初にラ
ンダムにローになつて、そのプロセツサの要求だ
けが許可され他のプロセツサは共有バス１０のア
クセスを禁じられる。
のプロセツサが共有バス１０へのアクセスを同時
に要求する場合は、それらのプロセツサの
NANDゲートの出力のうち１つだけが最初にラ
ンダムにローになつて、そのプロセツサの要求だ
けが許可され他のプロセツサは共有バス１０のア
クセスを禁じられる。
次に第２図を参照して本発明の実施例について
説明する。第２図に示す多重プロセツサシステム
では、バスアービタは複数のプロセツサに対して
優先順位を付けることによつて共有バスへのアク
セスを制御できるようになつている。共有バス、
RAM，ROM、およびプロセツサは第１図と同
じなので同じ参照番号１０，１２，１４、および
１６をそれぞれ付してある。他の記号も第１図と
同じ機能のものは同じ記号を使用する。第２図の
実施例では、Ｎ個のプロセツサにはＮ入力の
ANDゲート１９がそれぞれ１つずつ関連してい
る。これらのANDゲート１９は各プロセツサに
対応してそれぞれG′１，G′２，…，G′Nと表わ
す。ANDゲート１９の出力はＮ個のRSタイプの
ラツチ２０の入力にそれぞれ接続される。ラツ
チ２０は各プロセツサ１６および各ANDゲート
１９に対応してそれぞれＬ１，Ｌ２，…，LNと
表わす。Ｎ個のANDゲート１９は中間的な信号
Q′１，Q′２，…，Q′Nをそれぞれ発生する。Ｎ個
のラツチ２０は信号Ｑ１，Ｑ２，…，QNをそれ
ぞれ発生する。出力Ｐ１０の信号は信号Ｑ２，Ｑ
３，…，QNと共にANDゲートG′１に印加され、
出力Ｐ２０の信号は信号Ｑ１，Ｑ３，…，QNと
共にANDゲートG′２に印加され、出力Ｐ３０の
信号は信号Ｑ１，Ｑ２，Ｑ４，…，QNと共に
ANDゲートG′３に印加され、以下同様にして、
最後の出力PN０の信号は信号Ｑ１，Ｑ２，…，
Ｑ（Ｎ−１）と共にANDゲートG′Nに印加され
る。信号Ｑ１，Ｑ２，…，QNは入力Ｐ１１，Ｐ
２１，…，PN１にそれぞれ印加される。第２図
の実施例では、ラツチ２０は交差接続された２つ
のNANDゲートを含む。この例ではプロセツサ
１６の優先順位を高いものから順にPR１，PR
２，…，PRNと仮定してある。最高の優先順位
を持つたプロセツサに関連するラツチ２０（すな
わち、この例ではＬ１）の入力のところの信号
は、それを接地することによつてローレベルに保
持されている。次の優先順位を持つたプロセツサ
に関連するラツチ２０（この例ではＬ２）の入
力は出力Ｐ１０に接続される。ラツチＬ３の入
力はORゲート２２の出力に接続される。ORゲ
ート２２の入力は、関連するプロセツサPR３よ
りも高い優先順位を持つたプロセツサ（この例で
はPR１およびPR２）の出力と接続される。した
がつて、優先順位の最も低いプロセツサPRNに
関連するラツチLNに接続されたORゲート２４
の入力は出力Ｐ１０，Ｐ２０，…，Ｐ（Ｎ−１）
０と接続される。
説明する。第２図に示す多重プロセツサシステム
では、バスアービタは複数のプロセツサに対して
優先順位を付けることによつて共有バスへのアク
セスを制御できるようになつている。共有バス、
RAM，ROM、およびプロセツサは第１図と同
じなので同じ参照番号１０，１２，１４、および
１６をそれぞれ付してある。他の記号も第１図と
同じ機能のものは同じ記号を使用する。第２図の
実施例では、Ｎ個のプロセツサにはＮ入力の
ANDゲート１９がそれぞれ１つずつ関連してい
る。これらのANDゲート１９は各プロセツサに
対応してそれぞれG′１，G′２，…，G′Nと表わ
す。ANDゲート１９の出力はＮ個のRSタイプの
ラツチ２０の入力にそれぞれ接続される。ラツ
チ２０は各プロセツサ１６および各ANDゲート
１９に対応してそれぞれＬ１，Ｌ２，…，LNと
表わす。Ｎ個のANDゲート１９は中間的な信号
Q′１，Q′２，…，Q′Nをそれぞれ発生する。Ｎ個
のラツチ２０は信号Ｑ１，Ｑ２，…，QNをそれ
ぞれ発生する。出力Ｐ１０の信号は信号Ｑ２，Ｑ
３，…，QNと共にANDゲートG′１に印加され、
出力Ｐ２０の信号は信号Ｑ１，Ｑ３，…，QNと
共にANDゲートG′２に印加され、出力Ｐ３０の
信号は信号Ｑ１，Ｑ２，Ｑ４，…，QNと共に
ANDゲートG′３に印加され、以下同様にして、
最後の出力PN０の信号は信号Ｑ１，Ｑ２，…，
Ｑ（Ｎ−１）と共にANDゲートG′Nに印加され
る。信号Ｑ１，Ｑ２，…，QNは入力Ｐ１１，Ｐ
２１，…，PN１にそれぞれ印加される。第２図
の実施例では、ラツチ２０は交差接続された２つ
のNANDゲートを含む。この例ではプロセツサ
１６の優先順位を高いものから順にPR１，PR
２，…，PRNと仮定してある。最高の優先順位
を持つたプロセツサに関連するラツチ２０（すな
わち、この例ではＬ１）の入力のところの信号
は、それを接地することによつてローレベルに保
持されている。次の優先順位を持つたプロセツサ
に関連するラツチ２０（この例ではＬ２）の入
力は出力Ｐ１０に接続される。ラツチＬ３の入
力はORゲート２２の出力に接続される。ORゲ
ート２２の入力は、関連するプロセツサPR３よ
りも高い優先順位を持つたプロセツサ（この例で
はPR１およびPR２）の出力と接続される。した
がつて、優先順位の最も低いプロセツサPRNに
関連するラツチLNに接続されたORゲート２４
の入力は出力Ｐ１０，Ｐ２０，…，Ｐ（Ｎ−１）
０と接続される。
共有バス１０が使用可能なときは、出力Ｐ１０
ないしPN０全てローであるから、信号Q′１ない
しQ′Nは全てローであり信号Ｑ１ないしQNは全
てハイである。或るプロセツサ（たとえばPR１）
が共有バス１０をアクセスしたいときは、その出
力Ｐ１０の信号をハイにする。これにより信号
Q′１がハイになり信号Ｑ１がローとなる。そう
してプロセツサPR１は入力Ｐ１１に印加される
信号のレベルを判断する。その信号すなわちＱ１
はローであるから、プロセツサPR１は共有バス
１０のアクセス権を獲得することができる。信号
Ｑ１がローであるから、信号Q′２，Q′３，…，
Q′Nはローであり信号Ｑ２，Ｑ３，…，QNはハ
イである。これにより他のプロセツサは共有バス
１０のアクセスを禁じられる。
ないしPN０全てローであるから、信号Q′１ない
しQ′Nは全てローであり信号Ｑ１ないしQNは全
てハイである。或るプロセツサ（たとえばPR１）
が共有バス１０をアクセスしたいときは、その出
力Ｐ１０の信号をハイにする。これにより信号
Q′１がハイになり信号Ｑ１がローとなる。そう
してプロセツサPR１は入力Ｐ１１に印加される
信号のレベルを判断する。その信号すなわちＱ１
はローであるから、プロセツサPR１は共有バス
１０のアクセス権を獲得することができる。信号
Ｑ１がローであるから、信号Q′２，Q′３，…，
Q′Nはローであり信号Ｑ２，Ｑ３，…，QNはハ
イである。これにより他のプロセツサは共有バス
１０のアクセスを禁じられる。
PR１が共有バス１０をアクセスしている間に、
他の２つのプロセツサ（たとえばPR２とPR３）
が並行して要求を出す場合は、PR２およびPR３
は出力Ｐ２０およびＰ３０の信号をそれぞれハイ
にして、共有バス１０が使用可能になつたとき、
高い方の優先順位を持つたプロセツサ（この場合
はPR２）が共有バス１０のアクセス権を獲得す
る。
他の２つのプロセツサ（たとえばPR２とPR３）
が並行して要求を出す場合は、PR２およびPR３
は出力Ｐ２０およびＰ３０の信号をそれぞれハイ
にして、共有バス１０が使用可能になつたとき、
高い方の優先順位を持つたプロセツサ（この場合
はPR２）が共有バス１０のアクセス権を獲得す
る。
プロセツサPR１は出力Ｐ１０の信号をローに
することによつて共有バス１０の使用権を解放
す。このローレベルの信号はラツチＬ２の入力
に印加され、これによりラツチＬ２がリセツトさ
れてその出力信号Ｑ２がローとなる。このローレ
ベルの信号Ｑ２はプロセツサPR２の入力Ｐ２１
に印加され、これによりプロセツサPR２は共有
バス１０のアクセスが可能であるとわかる。出力
Ｐ１０のローレベルの信号はラツチＬ３の入力
には何ら影響を与えない。というのは、プロセツ
サPR３よりも優先順位の高いプロセツサPR２の
出力Ｐ２０にハイレベルの信号が存在することに
よつてラツチＬ３の入力はハイレベルに維持さ
れているからである。
することによつて共有バス１０の使用権を解放
す。このローレベルの信号はラツチＬ２の入力
に印加され、これによりラツチＬ２がリセツトさ
れてその出力信号Ｑ２がローとなる。このローレ
ベルの信号Ｑ２はプロセツサPR２の入力Ｐ２１
に印加され、これによりプロセツサPR２は共有
バス１０のアクセスが可能であるとわかる。出力
Ｐ１０のローレベルの信号はラツチＬ３の入力
には何ら影響を与えない。というのは、プロセツ
サPR３よりも優先順位の高いプロセツサPR２の
出力Ｐ２０にハイレベルの信号が存在することに
よつてラツチＬ３の入力はハイレベルに維持さ
れているからである。
第２図に示す実施例において、複数のプロセツ
サに同じ優先順位を与えることもできる。たとえ
ば、プロセツサPR２およびPR３に同じ優先順位
を与えたいときは、プロセツサPR２の出力Ｐ２
０とラツチＬ３の入力との間の接続を断てばよ
い（すなわち、ORゲート２２を除去し出力Ｐ１
０をラツチＬ３の入力へ直接接続する）。こう
すれば、ラツチＬ２およびＬ３の入力は並列か
つ同様に制御される。同じ優先順位を有する２つ
のプロセツサが共有バス１０へのアクセスを同時
に要求したときは、第１図の参考例と同様に、共
有バス１０の使用権は一方のプロセツサだけにラ
ンダムに与えられる。
サに同じ優先順位を与えることもできる。たとえ
ば、プロセツサPR２およびPR３に同じ優先順位
を与えたいときは、プロセツサPR２の出力Ｐ２
０とラツチＬ３の入力との間の接続を断てばよ
い（すなわち、ORゲート２２を除去し出力Ｐ１
０をラツチＬ３の入力へ直接接続する）。こう
すれば、ラツチＬ２およびＬ３の入力は並列か
つ同様に制御される。同じ優先順位を有する２つ
のプロセツサが共有バス１０へのアクセスを同時
に要求したときは、第１図の参考例と同様に、共
有バス１０の使用権は一方のプロセツサだけにラ
ンダムに与えられる。
以上説明したように本発明によれば、優先順位
付け機能を具備する場合または具備しない場合の
いずれにおいても非常に簡単な構成でバスアービ
タを実現することができる。
付け機能を具備する場合または具備しない場合の
いずれにおいても非常に簡単な構成でバスアービ
タを実現することができる。
第１図は本発明に関連した参考例を示す図、第
２図は本発明の実施例を示す図である。
２図は本発明の実施例を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 高（又は低）信号レベル時には共有バスへの
アクセスを禁止し低（又は高）信号レベル時には
アクセスを許可する入力信号を受信する入力部
PNI及び上記高信号レベルのアクセス要求信号を
出力して共有バスへのアクセスを要求する出力部
PNOを夫々含むＮ個のプロセツサの間で優先順
位に基づいて共有資源へのアクセスを制御するた
めのバスアービタにおいて、 Ｎ個の入力及び１個の出力を各々有するＮ個の
ANDゲートG′N並びに該各ANDゲートの出力に
第１入力が接続されたＮ個のラツチ手段LNを
各プロセツサに関連して設け、 上記ラツチ手段の各々は、対応する各プロセツ
サの入力部PNIに接続された１個の出力並びに第
１及び第２入力を有し、第２入力が上記高信号
レベルにあるとき高レベルの出力信号を出力し、
第２入力が上記低信号レベルにあるときは上記第
１入力により決まるレベルの出力信号を出力す
るように構成されており、 上記各ANDゲートのＮ個の入力のうち、１個
の入力は、対応する各プロセツサの出力部PNO
からの上記要求信号を受信するように各プロセツ
サに接続された、残りのＮ−１個の入力は、他の
プロセツサに関連したＮ−１個のラツチ手段の出
力に接続されており、 上記各ラツチ手段の上記第２入力に該ラツチ
手段に関連したプロセツサよりも高い優先順位の
プロセツサの出力部Ｐ１０，Ｐ２０，…からの上
記要求信号を印加するためのゲート手段を設け、 任意の１個のプロセツサが上記高レベルのアク
セス要求信号をその出力部PNOに出力して共有
資源へのアクセス要求をしたとき、それに応答し
て関連ラツチ手段の出力が上記低レベルに降下し
てプロセツサの入力部PNIに印加されるとそのプ
ロセツサにアクセス許可が与えられ、他方、共有
資源が使用中に優先順位の異なる２個以上のプロ
セツサがその共有資源へのアクセスを要求したと
き、共有資源が任意のプロセツサにより利用可能
になると直ぐにその時点での最高優先順位の要求
プロセツサに関連したラツチ手段からの出力のみ
が上記低レベルに変化してそのプロセツサにアク
セス許可を与えることを特徴とするバスアービ
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84430024.4 | 1984-06-29 | ||
| EP84430024A EP0166062B1 (fr) | 1984-06-29 | 1984-06-29 | Dispositif d'arbitrage d'accès à une ressource partagée |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6115261A JPS6115261A (ja) | 1986-01-23 |
| JPH0433066B2 true JPH0433066B2 (ja) | 1992-06-02 |
Family
ID=8192952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60074546A Granted JPS6115261A (ja) | 1984-06-29 | 1985-04-10 | バスア−ビタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4752872A (ja) |
| EP (1) | EP0166062B1 (ja) |
| JP (1) | JPS6115261A (ja) |
| DE (1) | DE3480303D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5115499A (en) * | 1986-05-14 | 1992-05-19 | Sequoia Systems, Inc. | Shared computer resource allocation system having apparatus for informing a requesting computer of the identity and busy/idle status of shared resources by command code |
| US5113339A (en) * | 1987-10-20 | 1992-05-12 | Sharp Kabushiki Kaisha | Data processor for detecting identical data simultaneously coexisting in a plurality of data sections of data transmission paths |
| KR930002316B1 (ko) * | 1989-05-10 | 1993-03-29 | 미쯔비시덴끼 가부시끼가이샤 | 버스제어방법 및 화상처리 장치 |
| WO1992015060A1 (en) * | 1991-02-19 | 1992-09-03 | International Business Machines Corporation | Channel selection arbitration |
| US5276887A (en) * | 1991-06-06 | 1994-01-04 | Commodore Electronics Limited | Bus arbitration system for granting bus access to devices following two-wire bus arbitration protocol and devices following three-wire bus arbitration protocol |
| US5369748A (en) * | 1991-08-23 | 1994-11-29 | Nexgen Microsystems | Bus arbitration in a dual-bus architecture where one bus has relatively high latency |
| JP2854474B2 (ja) * | 1992-09-29 | 1999-02-03 | 三菱電機株式会社 | バス使用要求調停装置 |
| US5564062A (en) * | 1995-03-31 | 1996-10-08 | International Business Machines Corporation | Resource arbitration system with resource checking and lockout avoidance |
| US5931924A (en) * | 1997-04-14 | 1999-08-03 | International Business Machines Corporation | Method and system for controlling access to a shared resource that each requestor is concurrently assigned at least two pseudo-random priority weights |
| US5935234A (en) * | 1997-04-14 | 1999-08-10 | International Business Machines Corporation | Method and system for controlling access to a shared resource in a data processing system utilizing pseudo-random priorities |
| JP4286295B2 (ja) * | 2007-03-02 | 2009-06-24 | Ｏｋｉセミコンダクタ株式会社 | 調停回路 |
| US8490107B2 (en) | 2011-08-08 | 2013-07-16 | Arm Limited | Processing resource allocation within an integrated circuit supporting transaction requests of different priority levels |
| US11875183B2 (en) * | 2018-05-30 | 2024-01-16 | Texas Instruments Incorporated | Real-time arbitration of shared resources in a multi-master communication and control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412233A (en) * | 1977-06-28 | 1979-01-29 | Yaskawa Denki Seisakusho Kk | Device for contesting using right |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS53146550A (en) * | 1977-05-27 | 1978-12-20 | Nippon Telegr & Teleph Corp <Ntt> | Conflict circuit |
| US4245299A (en) * | 1978-01-05 | 1981-01-13 | Honeywell Information Systems Inc. | System providing adaptive response in information requesting unit |
| US4257095A (en) * | 1978-06-30 | 1981-03-17 | Intel Corporation | System bus arbitration, circuitry and methodology |
| US4229791A (en) * | 1978-10-25 | 1980-10-21 | Digital Equipment Corporation | Distributed arbitration circuitry for data processing system |
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| US4281381A (en) * | 1979-05-14 | 1981-07-28 | Bell Telephone Laboratories, Incorporated | Distributed first-come first-served bus allocation apparatus |
| FR2474198B1 (fr) * | 1980-01-21 | 1986-05-16 | Bull Sa | Dispositif pour decentraliser la gestion du bus de transfert de donnees commun a plusieurs unites d'un systeme de traitement de l'information |
| EP0044765B1 (fr) * | 1980-07-08 | 1985-06-05 | Thomson-Csf Telephone | Procédé d'arbitration de plusieurs sous-ensembles et dispositif d'arbritation pour sa mise en oeuvre |
| US4375639A (en) * | 1981-01-12 | 1983-03-01 | Harris Corporation | Synchronous bus arbiter |
-
1984
- 1984-06-29 EP EP84430024A patent/EP0166062B1/fr not_active Expired
- 1984-06-29 DE DE8484430024T patent/DE3480303D1/de not_active Expired
-
1985
- 1985-04-10 JP JP60074546A patent/JPS6115261A/ja active Granted
- 1985-06-17 US US06/745,549 patent/US4752872A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412233A (en) * | 1977-06-28 | 1979-01-29 | Yaskawa Denki Seisakusho Kk | Device for contesting using right |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3480303D1 (en) | 1989-11-30 |
| JPS6115261A (ja) | 1986-01-23 |
| EP0166062A1 (fr) | 1986-01-02 |
| US4752872A (en) | 1988-06-21 |
| EP0166062B1 (fr) | 1989-10-25 |
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