JPH0374759A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は複数のプロセッサによって構成されるマルチプ
ロセッサシステムに関する。

（従来の技術） システム内部に各機能別のプロセッサを用意し、それら
をバスで結合して構成されるマルチプロセッサシステム
は、各機能毎にプロセッサの負荷を軽減し、更にシステ
ムの動作スピードを向上させる上で効果があるため、産
業用機器ではごく当り前のように使われている。

これらのシステムでは、バス上に複数個のプロセッサが
任意にアクセスできる主記憶が用途されており、共有メ
モリとかデュアルポートメモリとか各種の名称で呼ばれ
ている。

また、このようなマルチプロセッサシステムでは、複数
のプロセッサが独立して動作し、また互いを接続してい
る共有のシステムバスをアクセスするため、バスアクセ
スの競合によりトラブルが発生しないよう、調停（アー
ビトレーション）機能が設けられている。

ここで、プロセッサＡおよびプロセッサＢからバスのア
クセス要求が出た場合を考えてみよう。

もし、プロセッサＡのアクセスがプロセッサＢのアクセ
スより早ければ、プロセッサＡが先にバスアクセス権を
獲得し、プロセッサＢのアクセスはプロセッサＡのアク
セスが終了するまで待たされることになる。

ところがここで、プロセッサＡのアクセスと、プロセッ
サＢのアクセスとが同時に発生すると、両プロセッサＡ
ＳＢの優先順位が問題となるが、プロセッサＡの優先順
位がプロセッサＢの優先順位より高ければ、プロセッサ
Ａのアクセスが先行し、プロセッサＢのアクセスはプロ
セッサＡのアクセスが終了するまで待たされる。

しかしこの場合、優先順位が高い方が常にバスのアクセ
ス権を獲得するようにしてしまえば、優先順位が低いプ
ロセッサは永遠にバスをアクセスすることができないこ
とにもなりかねない。

そこで、このような不都合が発生しないように、通常の
システムにおいては、バスのアクセス要求を出している
プロセッサがあれば、このプロセッサがバスのアクセス
を終了するまでは、優先順位の高いプロセッサやＤＭＡ
等のバスマスタでも共有バスをアクセスできなくなるよ
うにシステム本構築することが多い。

つまり、どんなプロセッサでも一度アクセスすれば、他
のプロセッサがアクセス要求を出しても、アクセスでき
るようにシステムを作っている。

ところでこのようなマルチプロセッサシステムでは、プ
ロセッサ間の同期をとるために、主記憶上の特定のエリ
アにセマフォと呼ばれる変数を置くことが多い。

セマフォとは、信号の腕木の意味であり、各プロセッサ
が動作する上で、互いの情報を交換するのに使われる。

例えば、共有メモリのある領域中の１６バイトを−続き
の意味のあるデータとして使っている場合、一部が書き
変えられた状態ではデータは意味をなさないし、それを
使用されは具合が悪い。

そこで、書き変えを行なうプロセッサはセマフォを読出
して−続きのデータが書き変え中でないことを確認して
からセマフォに書き変え中を示す意味のデータを書き込
んでおく。

ここで、他のプロセッサがセマフォを読み出すと、別の
プロセッサが書き変え中であるので読出しや書込みは行
なわないで待つ。

（発明が解決しようとする課題） ところが、このセマフォをアクセスするプロセッサはま
ず最初にセマフォを読出し、次にセマフォを書き変える
という操作を行なう。

つまり、共有バスに対して最低、２回アクセスを行なわ
なければならないが、これらのアクセス間に別のプロセ
ッサがセマフォを読み出し、他のプロセッサが書き換え
中のサイクルに入っているのにもかかわらず、書き変え
中でないと判断してセマフォを書き変えてしまう恐れが
あった。

本発明は上記の事情に鑑み、任意の期間、バスをロック
することができ、これによって１つのプロセッサがセマ
フォの読出し、書込みを行なうとき、他のプロセッサに
よるセマフォの読出し、書込みを禁止することができる
マルチプロセッサシステムを提供することを目的として
いる。

〔発明の構成〕

（課題を解決するための手段） 上記の目的を遠戚するために本発明によるマルチプロセ
ッサシステムは、共有バスによって複数個のプロセッサ
を結合したマルチプロセッサシステムにおいて、プロセ
ッサから出力される信号に基づいてバスロック信号を生
成するバスロック信号生成回路と、このバスロック信号
生成回路からバスロック信号が出力されている間、前記
共有バスをロックするバスロック回路とを備えたことを
特徴としている。

（作用〉 上記の構成において、プロセッサから出力される信号に
基づいてバスロック信号生成回路がバスロック信号を生
成している間、バスロック回路が各プロセッサの共有バ
スをロックする。

（実施例） 第１図は本発明によるマルチプロセッサシステムの一実
施例を示すブロック図である。

この図に示すマルチプロセッサシステムは、システムの
共有バスとして使用きれるマルチパス１と、このマルチ
パス１に接続されるメツセージ・パッシング・コプロセ
ッサ（ＭＰＣ）２と、このＭＰＣ２に接続される処理部
３とを伺えており、処理部３によってマルチパス１に接
続されている共有メモリ等（図示は省略する）がアクセ
スされるとき、ＭＰＣ２によってマルチパス１がロック
され、これによってマルチパス１に対する他の処理部の
アクセスが禁止された状態で前記共有メモリ等に対する
アクセスが行われる。

処理部３はプロセッサ４と、ローカルバス５と、フリッ
プフロップ６と、負論理のオアゲート７とを備えており
、マルチパス１を介して共有メモリ等の読出し、書込み
等を行なうとき、バスロック信号を発生してＭＰＣ２に
マルチパス１をロックさせて共有メモリ等の読出し、書
込み等を行なう。

プロセッサ４は８ビット若しくは１６ビツト、３２ビツ
トのプロセッサであり、マルチパス１を介して共有メモ
リ等の読出し、書込み等を行なうとき、バスロック信号
ＢＬを発生してこれを前記オアゲート７に供給した後、
前記共通メモリ等をアクセスする。また、この共通メモ
リ等を複数回連続してアクセスするときには、ローカル
バス５上に“１”を示すデータを出力してフリップフロ
ップ６のデータ入力端子りに供給した後、前記共通メモ
リ等をアクセスする。

フリップフロップ６はライト信号Ｗが入力されたとき、
データ入力端子りに“１”を示す信号が入力されていれ
ば、バスロック信号ＢＬを発生してこれを前記オアゲー
ト７に供給する。また、ライト信号Ｗが人力されたとき
、データ入力端子りにｍＯ”を示す信号が入力されてい
れば、バスロック信号ＢＬを発生を停止する。また、リ
セット信号Ｒが入力されたとき、出力をリセットする。

また、オアゲート７は前記プロセッサ４または前記フリ
ップフロップ６からバスロック信号ＢＬが出力されたと
き、これを前記ＭＰＣ２に供給してマルチパス１をロッ
クさせて他の処理部が共通メモリ等をアクセスするのを
禁止し、この状態で前記処理部３のプロセッサ４に前記
共通メモリ等をアクセスさせる。

次に、この実施例のアクセス動作について説明する。

まず、処理部３のプロセッサ４がＭＰＣ２を経由してマ
ルチパス１を１回アクセスするときには、プロセッサ４
から出力されるバスロック信号ＢＬがオアゲート７を通
過してＭＰＣ２に入力されてマルチパス１がロックされ
、この状態でプロセッサ４によりマルチパス１を介して
共有メモリ等がアクセスされる。

また、共有メモリ上にあるセマフォ等の読出し、書込み
等を行なう場合のように、ある一定期間、マルチパス１
をロックする必要があるときには、プログラムによって
プロセッサ４から１２を示すデータが出力されてブリッ
プフロップ６がセットされる。

これによって、このフリッププロップ６からバスロック
信号ＢＬが出力され、これがオアゲート７を通過してＭ
ＰＣ２に入力されてマルチパス１がロックされ、この状
態でプロセッサ４によりマルチパス１を介して共有メモ
リ等が必要回数だけアクセスきれる。

そして、共有メモリ等のアクセスが終了すれば、プロセ
ッサ４は“０°を示すデータを出力してフリップフロッ
プ６をリセットし、バスロック信号ＢＬの発生を停止さ
せてＭＰＣ２によるバスロックを解除させる。

このようにこの実施例においては、セマフォ等の読出し
、書込み等を行なう場合のように、ある一定期間、マル
チパス１をロックする必要があるときには、プログラム
によってプロセッサ４から１１”を示すデータを出力さ
せてフリップフロップ６からバスロック信号ＢＬを出力
させ、ＭＰＣ２にマルチパス１を一定期間ロツクさせる
ようにしたので、任意の期間、マルチパス１をロックす
ることができ、これによって１つのプロセッサがセマフ
ォの読出し、書込みを行なうとき、他のプロセッサによ
るセマフォの読出し、書込みを禁止することができる。

第２図は本発明によるマルチプロセッサシステムの他の
実施例を示すブロック図である。なおこの図において、
第１図の各部と対応する部分には同じ符号が付しである
。

この図に示すマルチプロセッサシステムが第１図に示す
システムと異なる点は、セマフォを読み出すときにプロ
セッサ４から出力されるアドレスデータの値をアドレス
デコーダ（図示は省略する）に解析させて＃１等られる
セレクト信号ＳＬとプロセッサ４から出力されるライト
信号Ｗとの論理積を取ってセレクト信号ＳＬを生成する
負論理のアンドゲート１０と、このアンドゲート１０か
らセレクト信号ＳＬが出力されたときプロセッサ４から
出力されるステータス信号を取り込みバスロック信号Ｂ
Ｌを生成したり、バスロック信号ＢＬの生成を停止した
りするフリップフロップ１１とを設けたことである。

そして、プロセッサ４がセマフォを読み出すとき“１＠
となるステータス信号によってフリップフロップ１１か
らバスロック信号ＢＬを出力させてＭＰＣ２にマルチパ
ス１をロックさせ、またプロセッサ４がセマフォに書き
込むときａＯ”となるステータス信号によってフリップ
プロップ１１をリセットさせてＭＰＣ２にマルチパス１
のロックを解除させる。

このようにこの実施例においては、セマフォを読み出す
とき、ハードウェアによってマルチパス１を自動的にロ
ックすることができ、これによって上述した実施例と同
様に１つのプロセッサがセマフォの読出し、書込みを行
なうとき、他のプロセッサによるセマフォの読出し、書
込みを埜止することができる。

またこのとき、セマフォを読み出してから所定時間以内
にマルチパス１のロックが解除されないときには、所定
時間が経過したときＭＰＣ２に対するバスロック信号Ｂ
Ｌの供給を強制的に停止してマルチパス１のロックを解
除するようしても良い。

これによって、プロセッサ４がマルチパス１をロックし
たまま暴走しても、マルチパス１がロックされ続けるの
を防止することができる。

〔発明の効果〕

以上説明したように本発明によれば、任意の期間、バス
をロックすることができ、これによって１つのプロセッ
サがセマフォ等の読出し、書込みを行なうとき、他のプ
ロセッサによるセマフォ等の読出し、書込みを禁止する
ことができる。

【図面の簡単な説明】

第１図は本発明によるマルチプロセッサシステムの一実
施例を示すブロック図、第２図は本発明によるマルチプ
ロセッサシステムの他の実施例を示すブロック図である
。 １・・・共有ハス（マルチパス） ２・・・バスロック回路（ＭＰＣ） ４・・・プロセッサ ６・・・バスロック信号生成回路（ブリップフロップ）
第２図

Claims (3)

【特許請求の範囲】
1. （１）共有バスによって複数個のプロセッサを結合した
   マルチプロセッサシステムにおいて、プロセッサから出
   力される信号に基づいてバスロック信号を生成するバス
   ロック信号生成回路と、このバスロック信号生成回路か
   らバスロック信号が出力されている間、前記共有バスを
   ロックするバスロック回路と、 を備えたことを特徴とするマルチプロセッサシステム。
2. （２）前記バスロック信号生成回路はプロセッサから出
   力されるデータ信号に基づいてバスロック信号を生成す
   る請求項１記載のマルチプロセッサシステム。
3. （３）前記バスロック信号生成回路はプロセッサが前記
   共有メモリ上の所定部分をアクセスするとき出力される
   信号に基づいてバスロック信号を生成する請求項１記載
   のマルチプロセッサシステム。