JPH06208547A - 通信制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 装置の処理速度を向上させる。 【構成】 ＰＵ１が、共有メモリ１１にアクセスする場
合、ＰＵ１において、ＳＭＣ１ａのエントリＸに記憶値
が１から０に変更される。すると、この０が、ＳＭＣ１
ａから、他のＳＭＣ２ａ乃至４ａにブロードキャストさ
れ、ＳＭＣ２ａ乃至４ａのエントリＸに０が書き込まれ
る。これにより、ＰＵ２乃至ＰＵ４の共有メモリ１１へ
のアクセスが拒否されるようになる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のプロセッサを並
列動作させる場合に用いて好適な通信制御装置に関す
る。

【０００２】

【従来の技術】近年、例えばワークステーションなどで
は、小規模のバス結合型マルチプロセッサを用いられる
ようになってきた。

【０００３】バス結合型マルチプロセッサにおいては、
例えば１０乃至２０数個の複数のプロセッサが並列動作
することができるように構成され、さらにこの複数のプ
ロセッサは、共有バスを介して接続されているメインメ
モリを共有するようになされている。

【０００４】このようなバス結合型マルチプロセッサで
は、複数のプロセッサが共有バスを介してメインメモリ
へアクセスするので、メインメモリが接続された共有バ
スへのアクセスの競合や遅延を防止するために、複数の
プロセッサそれぞれにキャッシュメモリが一般的に設け
られるようになされている。

【０００５】このように、複数のプロセッサそれぞれに
キャッシュメモリを設けた場合、各プロセッサのキャッ
シュメモリのコンシステンシ（キャッシュメモリに記憶
されたデータの整合性）を保つ必要がある。そこで、共
有バスのトランザクションを監視し、データの整合性を
保つ、例えばスヌープキャッシュなどの技術が提案され
るとともに、スヌープキャッシュを制御するためのキャ
ッシュコヒーレンシプロトコルが提案されている。

【０００６】

【発明が解決しようとする課題】ところで、キャッシュ
メモリを制御するスヌープキャッシュ（キャッシュコヒ
ーレンシプロトコル）などは、バス結合型マルチプロセ
ッサの複数のプロセッサ間のインタラクションを考慮し
て設計されたものではなかった。

【０００７】即ち、プロセッサ間のインタラクションに
は、いわば受動的なものと能動的なものがある。受動的
なインタラクションとは、プロセッサ間でデータやコー
ドを共有することであり、この受動的なインタラクショ
ンにおいては、データやコードが、比較的長い時間、各
プロセッサでローカルに使用されるので、この場合、プ
ロセッサ間の同期を必要とせず、各プロセッサに設けら
れたキャッシュメモリが有効に動作することになる。

【０００８】一方、能動的なインタラクションとは、例
えば共有メモリなどの共有資源への、各プロセッサのア
クセスを保証するために、プロセッサ間の同期をとっ
て、データやコードを転送することであり、この能動的
なインタラクションにおいては、データやコードが、各
プロセッサでローカルに使用されるわけではないので、
この場合、キャッシュメモリが有効に動作しないことに
なる。

【０００９】マルチプロセッサでは、以上のような受動
的なインタラクションと能動的なインタラクションが生
じるが、能動的なインタラクション、即ちいわゆる同期
操作においては、その度にキャッシュメモリに記憶され
たデータの整合性を保持する処理を行う必要があるの
で、この処理のオーバヘッドが装置に影響を与え、装置
の性能が低下する課題があった。

【００１０】本発明は、このような状況に鑑みてなされ
たものであり、装置の処理速度を向上させるものであ
る。

【００１１】

【課題を解決するための手段】請求項１に記載の通信制
御装置は、例えばプロセッサ（ＰＵ）１，２，３，・・
・などの複数のプロセッサ間の通信を制御する通信制御
装置において、ＰＵ１，２，３，・・・それぞれに接続
された、データを記憶する複数の記憶手段としてのＳＭ
Ｃ（Synchronization Mechanism with multiprocessor
Cache）１ａ，２ａ，３ａ，・・・を備え、ＳＭＣ１
ａ，２ａ，３ａ，・・・は、それぞれ同一のアドレス空
間を有するとともに、それぞれ同一のデータを記憶し、
ＳＭＣ１ａ，２ａ，３ａ，・・・のいずれかに記憶され
たデータが変更された場合には、変更されたデータが即
座にブロードキャストされることを特徴とする。

【００１２】請求項２に記載の通信制御装置は、ＳＭＣ
１ａ，２ａ，３ａ，・・・が、データが書き込まれた場
合、ＰＵ１，２，３，・・・に割り込みをかけることを
特徴とする。

【００１３】請求項３に記載の通信制御装置は、ＳＭＣ
１ａ，２ａ，３ａ，・・・が、ＳＭＣ１ａ，２ａ，３
ａ，・・・に記憶されているデータに基づいて、ＰＵ
１，２，３，・・・に割り込みをかけることを特徴とす
る。

【００１４】請求項４に記載の通信制御装置は、割り込
みを許可する許可手段としてのライトインタラプトフラ
グまたはゼロインタラプトフラグをさらに備えることを
特徴とする。

【００１５】請求項５に記載の通信制御装置は、ＳＭＣ
１ａ，２ａ，３ａ，・・・が、マルチプルリードアウト
メモリにより構成されていることを特徴とする。

【００１６】

【作用】請求項１に記載の通信制御装置においては、Ｓ
ＭＣ１ａ，２ａ，３ａ，・・・には、それぞれ同一のデ
ータが記憶され、ＳＭＣ１ａ，２ａ，３ａ，・・・のい
ずれかに記憶されたデータが変更された場合には、変更
されたデータが即座にブロードキャストされる。従っ
て、ＳＭＣ１ａ，２ａ，３ａ，・・・に記憶されたデー
タの整合性を保持しながら、例えばセマフォを用いた、
ＰＵ１，２，３，・・・の同期操作を効率的に処理する
ことができる。

【００１７】請求項２に記載の通信制御装置において
は、ＳＭＣ１ａ，２ａ，３ａ，・・・が、データが書き
込まれた場合、ＰＵ１，２，３，・・・に割り込みをか
けるので、ＳＭＣ１ａ，２ａ，３ａ，・・・にデータが
書き込まれたことをＰＵ１，２，３，・・・に知らせる
ことができる。

【００１８】請求項３に記載の通信制御装置において
は、ＳＭＣ１ａ，２ａ，３ａ，・・・が、ＳＭＣ１ａ，
２ａ，３ａ，・・・に記憶されているデータに基づい
て、ＰＵ１，２，３，・・・に割り込みをかけるので、
種々の割り込み要因により、ＰＵ１，２，３，・・・に
割り込みをかけるようにすることができる。

【００１９】請求項４に記載の通信制御装置において
は、ライトインタラプトフラグまたはゼロインタラプト
フラグに基づいて、割り込みが許可される。従って、装
置の柔軟性を向上させることができる。

【００２０】請求項５に記載の通信制御装置において
は、ＳＭＣ１ａ，２ａ，３ａ，・・・が、マルチプルリ
ードアウトメモリにより構成されているので、装置を簡
単に構成することができる。

【００２１】

【実施例】図１は、本発明の通信制御装置を適用したコ
ンピュータシステムの一実施例の構成を示すブロック図
である。このコンピュータシステムは、バス（アドレス
バス、データバス）を介して並列に接続された、キャッ
シュメモリ（図示せず）を内蔵する複数のプロセッサ
（ＰＵ）１，２，３，・・・、各ＰＵ１，２，３，・・
・にそれぞれ接続されたＳＭＣ１ａ，２ａ，３ａ，・・
・、および各ＰＵ１，２，３，・・・で共有されるデー
タやコードを記憶する共有メモリ１１から構成されてい
る。

【００２２】ここで、ＳＭＣとは、Synchronization Me
chanism with multiprocessor Cacheの略で、例えばマ
ルチプルリードアウトメモリによって構成された、いわ
ば装置の同期のためのメモリである。

【００２３】即ち、ＳＭＣは、１つのアドレスに１つの
エントリが対応するように構成されており、各エントリ
は、例えば図２に示すように、３２ビットのデータエリ
アと、５ビットのフラグエリアとから構成されている。

【００２４】５ビットのフラグエリアは、１ビットのエ
ントリフラグ（Ｅフラグ）、ライトインタラプトフラグ
（Ｗフラグ）、ゼロインタラプトフラグ（Ｚフラグ）、
ライトロックイネーブルフラグ（Ｌフラグ）、およびラ
イトロックフラグ（Ｕフラグ）から構成される。

【００２５】Ｅフラグ（エントリフラグ）は、そのエン
トリを有するＳＭＣに接続されたＰＵが、そのエントリ
を使用するか否かを示すフラグで、通常は０および１の
うちの、例えば１がセットされている。Ｅフラグに０お
よび１のうちの、例えば０がセットされた場合、そのエ
ントリ（正確には、エントリのデータエリア）に対し
て、データの書き込みは行われず、さらにそのエントリ
（正確には、エントリのデータエリア）に記憶されたデ
ータは保証されないようになされている。また、Ｅフラ
グが０であるエントリに対して、そのエントリを有する
ＳＭＣに接続されたＰＵがアクセスしても、他のＰＵま
たは他のＳＭＣに影響を及ぼすことがないようになされ
ている。

【００２６】Ｗフラグ（ライトインタラプトフラグ）
は、エントリにデータが書き込まれた場合に割り込みを
発生させるか否かを示すフラグで、Ｗフラグに０および
１のうちの、例えば１がセットされた場合、そのエント
リにデータが書き込まれると、Ｗフラグが１であるエン
トリを有するＳＭＣに接続されたＰＵに割り込み（以
下、書き込み割り込みと呼ぶ）がかかるようになされて
いる。

【００２７】なお、Ｗフラグが１であっても、後述する
Fetch&Dec(X)コマンドによるデータの書き込みに対して
は、書き込み割り込みが発生されないようになされてい
る。また、書き込み割り込みが発生された場合の割り込
み要因および割り込みアドレスは、ＰＵの内蔵するキュ
ー（図示せず）に記憶されるようになされている。

【００２８】Ｚフラグ（ゼロインタラプトフラグ）は、
後述するFetch&Dec(X)コマンドにより、エントリに書き
込まれたデータが０である場合に割り込みを発生させる
か否かを示すフラグで、Ｚフラグに０および１のうち
の、例えば１がセットされた場合、そのエントリに、後
述するFetch&Dec(X)コマンドによりデータとしての０が
書き込まれると、Ｚフラグが１であるエントリを有する
ＳＭＣに接続されたＰＵに割り込み（以下、ゼロ割り込
みと呼ぶ）がかかるようになされている。

【００２９】なお、ゼロ割り込みが発生された場合の割
り込み要因および割り込みアドレスは、ＰＵの内蔵する
キューに記憶されるようになされている。

【００３０】Ｌフラグ（ライトロックイネーブルフラ
グ）は、エントリへの、データの書き込みの許可／禁止
を示すフラグで、Ｌフラグに０および１のうちの、例え
ば１がセットされた場合、そのエントリに一度データが
書き込まれると、後述するＵフラグがクリアされるまで
（Ｕフラグが０および１のうちの、例えば０にされるま
で）、そのエントリに対する、次のデータの書き込みが
禁止される。

【００３１】Ｕフラグ（ライトロックフラグ）は、Ｌフ
ラグと同様に、エントリへの、データの書き込みの許可
／禁止を示すフラグで、エントリへの、データの書き込
みが行われると、Ｌフラグの値に関わらず、０および１
のうちの、例えば１がセットされるようになされてい
る。Ｕフラグに１がセットされた場合、Ｌフラグに１が
セットされていると、そのエントリに対するデータの書
き込みが禁止される。

【００３２】なお、Ｕフラグが１である場合、そのエン
トリを有するＳＭＣに接続されたＰＵによって、Ｕフラ
グがクリアされると（Ｕフラグに０がセットされる
と）、そのＰＵが行うエントリへのデータの書き込みは
許可されるようになされている。

【００３３】但し、これは、Ｌフラグが１でない場合
（Ｌフラグが０である場合）のみ有効となる。Ｌフラグ
が１である場合には、装置のすべてのＳＭＣにおけるＵ
フラグがクリアされたときのみ、Ｕフラグがクリアされ
たエントリに対する新たなデータの書き込みが許可され
る。

【００３４】次に、ＳＭＣのエントリの３２ビットのデ
ータエリアに対しては、例えば次のコマンドによる操作
を行うことができるようになされている。

【００３５】Write(X,data)コマンド：エントリＸにデ
ータdataを書き込むコマンド。これによりデータが書き
込まれたエントリＸには、Fetch&Dec(X)コマンドにより
データの値が０にされるまで、Fetch&Dec(X)コマンドを
除くコマンドでデータの上書きをすることが禁止され
る。

【００３６】Fetch&Dec(X)コマンド：エントリＸからデ
ータを読み出すとともに、エントリＸに、読み出したデ
ータを１だけデクリメントした値を書き込むコマンド。
上述したように、エントリＸのＺフラグが１である場
合、Fetch&Dec(X)コマンドによりエントリＸから読み出
されたデータが１であるときには、即ちFetch&Dec(X)コ
マンドによりエントリＸに新たに書き込まれたデータが
０であるときには、Ｚフラグが１であるエントリＸを有
するＳＭＣに接続されたＰＵに、上述したゼロ割り込み
がかけられる。なお、これにより１だけデクリメントさ
れるのは、読み出したデータの、例えば下位８ビットの
部分だけであり、従ってデータの下位８ビットより上位
のビットが０でない場合、このFetch&Dec(X)コマンドで
は、データを０にすることができない。但し、Fetch&De
c(X)コマンドよって、データの下位８ビットが０になれ
ば、ゼロ割り込みは発生される。また、エントリＸに記
憶されたデータが０である場合には、Fetch&Dec(X)コマ
ンドを実行することができない。

【００３７】ＳＭＣのエントリの３２ビットのデータエ
リアに対しては、上述のコマンドによる操作の他、３２
ビットのデータ（１整数長のデータ）の読み出しを行う
ことができるようになされている。

【００３８】なお、図１に示すＳＭＣ１ａ，２ａ，３
ａ，・・・は、共有メモリ１１の有するアドレス空間の
うちの一部または全部のアドレス空間を共有するように
なされている。即ち、各ＳＭＣ１ａ，２ａ，３ａ，・・
・は、同一のアドレスを有するようになされている。

【００３９】さらに、Write(X,data)コマンドまたはFet
ch&Dec(X)コマンドにより、ＳＭＣ１ａ，２ａ，３ａ，
・・・のうちのいずれかのエントリＸにデータが書き込
まれると、そのエントリＸと同一のアドレスを有する、
他のＳＭＣのエントリＸに、そのデータがバスを介して
ブロードキャストされ、コピーされる（書き込まれる）
ようになされている。

【００４０】即ち、各ＳＭＣにおいては、図３に示すよ
うに、アドレスリファレンステーブル（図１において
は、図示せず）を参照することにより、エントリを参照
することができるようになされており、任意のＳＭＣに
おいて、例えばエントリＸにデータが書き込まれると、
データがデータバス上にブロードキャストされるととも
に、エントリＸのアドレスが、アドレスバス上に出力さ
れる。

【００４１】一方、他のＳＭＣにおいては、図３に示す
ように、まずアドレスリファレンステーブルが参照さ
れ、アドレスバス上のアドレスと同一のアドレスが存在
するか否かが確認される。そして、そのアドレスが存在
することが確認された場合、そのアドレスを有するエン
トリＸのフラグエリア（図２）の状態が参照され、デー
タの書き込みを行うことができる状態になっていると、
そのエントリＸのデータエリアに、ブロードキャストさ
れたデータが書き込まれる。

【００４２】これにより、ＳＭＣ１ａ，１ｂ，１ｃ，・
・・（図１）の各エントリＸには、同一のデータが記憶
されることになるので、ＰＵ１，２，３，・・・が、同
一アドレスを有するエントリＸに書き込まれたデータを
読み出す場合に、各ＰＵ１，２，３，・・・が競合する
ことがないことになる。

【００４３】但し、この場合、Ｅフラグが１でない（Ｅ
フラグに０がセットされている）ＳＭＣのエントリＸに
は、データはコピーされない（書き込まれない）。さら
に、この場合、上述したように、Ｅフラグが１でない
（Ｅフラグに０がセットされている）ＳＭＣのエントリ
Ｘに記憶されているデータは不定となる（データが保証
されない）。

【００４４】次に、その動作について説明する。図１の
コンピュータシステムが、例えば図４に示すように、４
つのＰＵ１，２，３、および４と、各ＰＵ１乃至４にそ
れぞれ接続されたＳＭＣ１ａ乃至４ａ、並びに共有メモ
リ１１から構成されている場合、ＰＵ１乃至４のいずれ
か１つのみが、共通領域としての共有メモリ１１にアク
セスすることが許可されているとき（同時に、複数のＰ
Ｕが共有メモリ１１にアクセスすることが許可されてい
ないとき）には、いわゆるセマフォを用いて次のように
相互排除が行われる。

【００４５】即ち、まずセマフォのためのＰ（Ｘ）およ
びＱ（Ｘ）コマンドを P(X)=while(Fetch&Dec(X)!=1); V(X)=Write(X,1); と定義する。

【００４６】従って、Ｐ（Ｘ）コマンドを実行すること
により、Fetch&Dec(X)コマンドによりエントリＸから読
み出されるデータが１になるまで（Fetch&Dec(X)コマン
ドによりエントリＸに書き込まれるデータが０になるま
で）、Fetch&Dec(X)コマンドが繰り返され、Ｖ（Ｘ）コ
マンドを実行することにより、エントリＸに１が書き込
まれることになる。

【００４７】なお、各ＰＵ１乃至４においては、Ｐ
（Ｘ）コマンドが、共有メモリ１１の、いわゆるきわど
い領域（critical region）にアクセスする場合に実行
され、Ｖ（Ｘ）コマンドが、きわどい領域へのアクセス
が終了した場合に実行されるようになされている。

【００４８】そして、相互排除に参加するＰＵ（実施例
においては、ＰＵ１乃至４すべてが相互排除に参加する
ものとする）において、初期化が行われる。

【００４９】即ち、ＰＵ１乃至４において、各ＰＵ１乃
至４にそれぞれ接続されたＳＭＣ１ａ乃至４ａの、セマ
フォに用いる、例えばエントリＸのＥフラグに１がセッ
トされ、エントリＸが使用可能状態にされるとともに、
そのＵフラグに０がセットされ、エントリＸに対するデ
ータの書き込みが許可される。

【００５０】さらに、ＳＭＣ１ａ乃至４ａそれぞれのエ
ントリＸ（エントリＸのデータエリア）に１が書き込ま
れる（図４）。

【００５１】その後、ＰＵ１乃至４のうちの、例えばＰ
Ｕ１が、共有メモリ１１のきわどい領域にアクセスする
場合、ＰＵ１において、Ｐ（Ｘ）コマンドが実行され
る。

【００５２】この場合、ＰＵ１に接続されたＳＭＣ１ａ
のエントリＸには、１が記憶されているので、Ｐ（Ｘ）
コマンドにより、１が読み出されるとともに、エントリ
Ｘに０が書き込まれることになる。

【００５３】ＳＭＣ１ａのエントリＸに、Ｐ（Ｘ）コマ
ンド、即ちFetch&Dec(X)コマンドにより、０が書き込ま
れると、上述したように、書き込まれたデータとしての
０が、ＳＭＣ１ａから、他のＳＭＣ２ａ乃至４ａにブロ
ードキャストされ、ＳＭＣ２ａ乃至４ａのエントリＸに
０が書き込まれる（図５）。

【００５４】従って、この場合、ＰＵ２乃至ＰＵ４が、
きわどい領域にアクセスするために、Ｐ（Ｘ）コマン
ド、即ちFetch&Dec(X)コマンドを実行しようとしても、
ＳＭＣ２ａ乃至４ａのエントリＸには、０が記憶されて
いるので、上述したように、Fetch&Dec(X)コマンドを実
行することができない。

【００５５】つまり、この場合、ＰＵ２乃至ＰＵ４の、
きわどい領域へのアクセスは拒否されることになる。

【００５６】一方、Ｐ（Ｘ）コマンドを実行することが
できたＰＵ１においては、共有メモリ１１のきわどい領
域での作業が行われ（図６）、作業が終了すると、Ｖ
（Ｘ）コマンド、即ちWrite(x,1)が実行される。

【００５７】すると、ＰＵ１に接続されたＳＭＣ１ａの
エントリＸに１が書き込まれ、さらにＳＭＣ１ａのエン
トリＸに書き込まれたデータとしての１が、ＳＭＣ１ａ
から、他のＳＭＣ２ａ乃至４ａにブロードキャストさ
れ、ＳＭＣ２ａ乃至４ａのエントリＸに１が書き込まれ
る（図７）。

【００５８】これにより、ＰＵ１乃至ＰＵ４のいずれか
が、再び上述したようにしてきわどい領域にアクセスす
ることが可能となる。

【００５９】従来の、複数のプロセッサそれぞれにキャ
ッシュメモリを設けた装置においては、上述のセマフォ
を用いて相互排除を行う場合、Ｐ（Ｘ）およびＱ（Ｘ）
コマンドにより変更されるデータを、複数のプロセッサ
の共有する共有メモリに書き込み、さらに各プロセッサ
のキャッシュメモリに書き込んでいたので、データが０
または１に変更されるたびに、複数のプロセッサが共有
する共有メモリ、および各キャッシュメモリの内容を更
新しなければならず、そのオーバヘッドが大きくなり、
処理速度が低下する問題があった。

【００６０】しかしながら、本発明によれば、ＳＭＣ１
ａ乃至４ａに記憶されたデータが変更された場合には、
変更されたデータが即座にブロードキャストされるの
で、バスの占有時間が減少し、処理速度を向上させるこ
とができる。

【００６１】次に、ＰＵ１乃至４のうちの複数（例え
ば、後述するように３つ）が共有メモリ１１からデータ
を同時に読み出すことができるように装置が構成されて
いる場合においては、まず上述したときと同様に、エン
トリＸに対する初期化が行われる（図８）。

【００６２】そして、ＰＵ１乃至４のうちのマネージャ
プロセッサとしての、例えばＰＵ１において、Write(X,
3)が実行され、共有メモリ１１に同時にアクセスするこ
とのできるタスク数（プロセス数）としての、例えば３
がＳＭＣ１ａのエントリＸに書き込まれる。

【００６３】すると、ＳＭＣ１ａのエントリＸに書き込
まれたデータとしての３が、ＳＭＣ１ａから、他のＳＭ
Ｃ２ａ乃至４ａにブロードキャストされ、ＳＭＣ２ａ乃
至４ａのエントリＸに３が書き込まれる（図９）。

【００６４】その後、ＰＵ１乃至ＰＵ４のうちの、例え
ばＰＵ２が共有メモリ１１のきわどい領域へアクセスす
る場合、ＰＵ２において、Fetch&Dec(X)コマンドが実行
され、ＳＭＣ２ａのエントリＸに記憶された３が１だけ
デクリメントされて２とされる。

【００６５】すると、ＳＭＣ２ａのエントリＸに新たに
書き込まれた２が、ＳＭＣ２ａから、他のＳＭＣ１ａ，
３ａ、および４ａにブロードキャストされ、ＳＭＣ１
ａ，３ａ、および４ａのエントリＸに２が書き込まれる
（図１０）。

【００６６】以上のように、Fetch&Dec(X)コマンドを実
行することができたので、ＰＵ２は、きわどい領域へア
クセスすることができるようになる（図１１）。

【００６７】さらに、ＰＵ１乃至ＰＵ４のうちの、例え
ばＰＵ３が共有メモリ１１のきわどい領域へアクセスす
る場合、ＰＵ３において、Fetch&Dec(X)コマンドが実行
され、ＳＭＣ３ａのエントリＸに記憶された２が１だけ
デクリメントされて１とされる。

【００６８】すると、ＳＭＣ２ａのエントリＸに新たに
書き込まれた１が、ＳＭＣ２ａから、他のＳＭＣ１ａ，
３ａ、および４ａにブロードキャストされ、ＳＭＣ１
ａ，３ａ、および４ａのエントリＸに１が書き込まれる
（図１２）。

【００６９】以上のように、Fetch&Dec(X)コマンドを実
行することができたので、ＰＵ３は、ＰＵ２と同時に、
きわどい領域へアクセスすることができるようになる
（図１３）。

【００７０】以下、同様にして、ＰＵ１乃至４のうち
の、まだきわどい領域にアクセスしていないＰＵ１およ
び４のうちのいずれかが、きわどい領域にアクセスする
と、ＳＭＣ１ａ乃至４ａのエントリＸには０が書き込ま
れることになる。

【００７１】従って、ＰＵ１乃至４のうちの３つがきわ
どい領域に同時にアクセスしている場合、それ以上のア
クセスは、上述したときと同様に、Fetch&Dec(X)コマン
ドを実行することができないので、拒否されることにな
る。

【００７２】以上のようにして、ＰＵ１乃至４のうちの
複数が共有メモリ１１からデータを同時に読み出すこと
ができるように装置が構成されている場合においても、
効率的な相互排除を実現することができる。

【００７３】次に、ＰＵ１乃至４のうちの、例えばＰＵ
１により処理されたデータDATAが、他の３つのＰＵ２乃
至４で利用される場合の動作について説明する。

【００７４】この場合、まず上述したときと同様にし
て、ＳＭＣ１ａ乃至４ａのエントリＸおよびＹに対する
初期化が行われる（図１４）。

【００７５】そして、データの受けてとしてのＰＵ２乃
至４において、ＳＭＣ２ａ乃至４ａのエントリＹのＷフ
ラグに１がそれぞれセットされる。これにより、ＳＭＣ
１ａ乃至４ａのいずれかのエントリＹにデータが書き込
まれた場合に書き込み割り込みが発生されるようにな
る。

【００７６】一方、データの送り手としてのＰＵ１にお
いて、ＳＭＣ１ａのエントリＸのＺフラグに１がセット
され、これによりＳＭＣ１ａのエントリＸに０が書き込
まれた場合にゼロ割り込みが発生されるようになる。

【００７７】さらに、ＰＵ１において、ＳＭＣ１ａのエ
ントリＸに、データの受け手としてのＰＵ２乃至４の
数、即ち３が、Write(X,3)コマンドが実行されることに
より書き込まれるとともに、ＳＭＣ１ａのエントリＹ
に、ＰＵ２乃至４で利用されるデータDATAが、Write(Y,
DATA)コマンドが実行されることにより書き込まれる。

【００７８】すると、ＳＭＣ１ａのエントリＸに新たに
書き込まれた３が、ＳＭＣ１ａから、他のＳＭＣ２ａ乃
至４ａにブロードキャストされ、ＳＭＣ２ａ乃至４ａの
エントリＸに３が書き込まれるとともに、ＳＭＣ１ａの
エントリＹに新たに書き込まれたデータDATAが、ＳＭＣ
１ａから、他のＳＭＣ２ａ乃至４ａにブロードキャスト
され、ＳＭＣ２ａ乃至４ａのエントリＹにデータDATAが
書き込まれる（図１５）。

【００７９】ＳＭＣ２ａ乃至４ａのエントリＹにデータ
DATAが書き込まれると、ＳＭＣ２ａ乃至４ａのエントリ
ＹのＷフラグには１がセットされているので、ＰＵ２乃
至４に書き込み割り込みがかかり、これによりＰＵ２乃
至４に、データDATAがエントリＹに書き込まれたことが
知らされる。

【００８０】すると、ＰＵ２乃至４において、ＳＭＣ２
ａ乃至４ａのエントリＹからデータDATAがそれぞれ読み
出される。

【００８１】ここで、ＰＵ２乃至４のうちの、例えばＰ
Ｕ２においては、ＳＭＣ２ａのエントリＹから、データ
DATAが読み出されるのと同時に、Fetch&Dec(X)コマンド
が実行され、ＳＭＣ２ａのエントリＸに記憶された、デ
ータの受けての数としての３が１だけデクリメントされ
るようになされている。

【００８２】これにより、ＳＭＣ２ａのエントリＸに新
たに書き込まれた２が、ＳＭＣ２ａから、他のＳＭＣ１
ａ，３ａ、および４ａにブロードキャストされ、ＳＭＣ
１ａ，３ａ、および４ａのエントリＸに２が書き込まれ
ることになる（図１６）。

【００８３】ＰＵ３および４においても、ＰＵ２におけ
る場合と同様の処理が行われ、これによりＳＭＣ２ａ乃
至４ａのエントリＹからのデータDATAの読み出しが、Ｐ
Ｕ２乃至４すべてにおいて完了すると、ＳＭＣ１ａ乃至
４ａのエントリＸには、０が書き込まれることになる。

【００８４】すると、ＳＭＣ１ａのエントリＸのＺフラ
グに１がセットされているので、ＰＵ１に対しゼロ割り
込みがかかり、これにより、ＰＵ１において、ＰＵ２乃
至ＰＵ４へのデータDATAの転送が完了したことが認識さ
れることになる。

【００８５】上述した場合においては、データの受け手
としてのＰＵ２乃至４が、バスを介さずにデータDATAを
読み出すことができるようになるので、アクセスの競合
が生じることが防止される。

【００８６】以上のように、本発明によれば、並列処理
のプログラミングパラダイムに必要な、例えば同期操
作、相互排除、メッセージパッシングなどのプリミティ
ブを効率良く実現することができるようになる。さら
に、受動的なインタラクションにおけるデータの整合性
の保持するためのデータのブロードキャストを高速に行
うことができるようになる。

【００８７】

【発明の効果】請求項１に記載の通信制御装置によれ
ば、記憶手段には、それぞれ同一のデータが記憶され、
記憶手段のいずれかに記憶されたデータが変更された場
合には、変更されたデータが即座にブロードキャストさ
れる。従って、記憶手段に記憶されたデータの整合性を
保持しながら、例えばセマフォを用いた、プロセッサの
同期操作を効率的に処理することができる。

【００８８】請求項２に記載の通信制御装置によれば、
記憶手段が、データが書き込まれた場合、プロセッサに
割り込みをかけるので、記憶手段にデータが書き込まれ
たことをプロセッサに知らせることができる。

【００８９】請求項３に記載の通信制御装置によれば、
記憶手段が、記憶手段に記憶されているデータに基づい
て、プロセッサに割り込みをかけるので、種々の割り込
み要因により、プロセッサに割り込みをかけるようにす
ることができる。

【００９０】請求項４に記載の通信制御装置によれば、
許可手段に基づいて、割り込みが許可される。従って、
装置の柔軟性を向上させることができる。

【００９１】請求項５に記載の通信制御装置によれば、
記憶手段が、マルチプルリードアウトメモリにより構成
されているので、装置を簡単に構成することができる。

【図面の簡単な説明】

【図１】本発明の通信制御装置を適用したコンピュータ
システムの一実施例の構成を示すブロック図である。

【図２】ＳＭＣのエントリの構成を示す図である。

【図３】ＳＭＣのアドレス制御を説明する図である。

【図４】相互排除を説明する図である。

【図５】相互排除を説明する図である。

【図６】相互排除を説明する図である。

【図７】相互排除を説明する図である。

【図８】相互排除を説明する図である。

【図９】相互排除を説明する図である。

【図１０】相互排除を説明する図である。

【図１１】相互排除を説明する図である。

【図１２】相互排除を説明する図である。

【図１３】相互排除を説明する図である。

【図１４】データのブロードキャストを説明する図であ
る。

【図１５】データのブロードキャストを説明する図であ
る。

【図１６】データのブロードキャストを説明する図であ
る。

【符号の説明】

１乃至４ プロセッサ（ＰＵ） １ａ乃至４ａ ＳＭＣ（Synchronization Mechanism wi
th multiprocessor Cache） １１ 共有メモリ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサ間の通信を制御する通
   信制御装置において、 前記複数のプロセッサそれぞれに接続された、データを
   記憶する複数の記憶手段を備え、 前記複数の記憶手段は、それぞれ同一のアドレス空間を
   有するとともに、それぞれ同一のデータを記憶し、 前記複数の記憶手段のいずれかに記憶されたデータが変
   更された場合には、変更された前記データが即座にブロ
   ードキャストされることを特徴とする通信制御装置。
2. 【請求項２】 前記記憶手段は、前記データが書き込ま
   れた場合、前記プロセッサに割り込みをかけることを特
   徴とする請求項１に記載の通信制御装置。
3. 【請求項３】 前記記憶手段は、前記記憶手段に記憶さ
   れているデータに基づいて、前記プロセッサに割り込み
   をかけることを特徴とする請求項１または２に記載の通
   信制御装置。
4. 【請求項４】 前記割り込みを許可する許可手段をさら
   に備えることを特徴とする請求項２または３に記載の通
   信制御装置。
5. 【請求項５】 前記記憶手段は、マルチプルリードアウ
   トメモリにより構成されていることを特徴とする請求項
   １乃至４のいずれかに記載の通信制御装置。