JPS58225442A - 優先順位制御回路 - Google Patents
優先順位制御回路Info
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- JPS58225442A JPS58225442A JP57109511A JP10951182A JPS58225442A JP S58225442 A JPS58225442 A JP S58225442A JP 57109511 A JP57109511 A JP 57109511A JP 10951182 A JP10951182 A JP 10951182A JP S58225442 A JPS58225442 A JP S58225442A
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- request
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- signal
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の要求回路からの要求信号に対して優先順
位付けを行ない、その時点において最も優先順位の高い
要求回路に対して応答する優先順位制御回路に関する。
位付けを行ない、その時点において最も優先順位の高い
要求回路に対して応答する優先順位制御回路に関する。
一般に、情報処理システムにおける主メモリやシステム
パスの獲得開開、割込割筒などでは、複数の要求回路（
要求機器）からの各要求信号に対して優先順位付けを行
ない、ある２時点において最も優先順位の高い要求回路
に対して応答信号を出力する回路、あるいは制御手段が
必要である。従来この種の優先順位決定方式としては次
の三つの方式が知られている。＠ｌの方式はｆｆ−）回
路で各要求回路からの要求信号の優いる。第２の方式は
要求回路からの要求に対して共有モジュールから出力さ
れる応答信号を各要求回路を直列に介して要求元の要求
回路に転送するいわゆるディジーチェーンと称される方
式である。この方式では、要求元でない要求回路は前段
から転送される応答信号を次段に渡し、要求元の要求回
路は前段から転送される応答信号を次段へ渡さないよう
になっている。これら要求回路は一般に物理的にも直列
に配置されており、したがって要求回路の優先順位は共
有モジュール近くに位置しているものほど高くなる。
パスの獲得開開、割込割筒などでは、複数の要求回路（
要求機器）からの各要求信号に対して優先順位付けを行
ない、ある２時点において最も優先順位の高い要求回路
に対して応答信号を出力する回路、あるいは制御手段が
必要である。従来この種の優先順位決定方式としては次
の三つの方式が知られている。＠ｌの方式はｆｆ−）回
路で各要求回路からの要求信号の優いる。第２の方式は
要求回路からの要求に対して共有モジュールから出力さ
れる応答信号を各要求回路を直列に介して要求元の要求
回路に転送するいわゆるディジーチェーンと称される方
式である。この方式では、要求元でない要求回路は前段
から転送される応答信号を次段に渡し、要求元の要求回
路は前段から転送される応答信号を次段へ渡さないよう
になっている。これら要求回路は一般に物理的にも直列
に配置されており、したがって要求回路の優先順位は共
有モジュール近くに位置しているものほど高くなる。
上述の２つの方式では、システム構成時に決定された優
先順位はその後変更することができず自由度に乏しい欠
点があった。また、優先順位の低い要求回路（機器）か
らの要求に対しては、その受は付けが長時間荷たされる
恐れがあり、したがって時間制限のある要求回路を多数
使用することができなかった。更に第２の方式では、応
答信号が要求回路に伝わるまでの時間が長くなる欠点も
あった。これに対し、第３の方式は優先順位を動的に巡
回させて各要求回路を平等に扱う方式である。この第３
の方式では、上述の第１．第２の方式の欠点は解消され
るものの、優先順位を動的に巡回させるための回路構成
が〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその目的は優
先順位を静的に可変することができ〜もって簡単な１１
Ｉ成でありながら複数の要求回路を平等に扱うことが可
能となり、時間制限のある要求回路を数多く使用するこ
とができる優先順位制御回路を提供することにある。
先順位はその後変更することができず自由度に乏しい欠
点があった。また、優先順位の低い要求回路（機器）か
らの要求に対しては、その受は付けが長時間荷たされる
恐れがあり、したがって時間制限のある要求回路を多数
使用することができなかった。更に第２の方式では、応
答信号が要求回路に伝わるまでの時間が長くなる欠点も
あった。これに対し、第３の方式は優先順位を動的に巡
回させて各要求回路を平等に扱う方式である。この第３
の方式では、上述の第１．第２の方式の欠点は解消され
るものの、優先順位を動的に巡回させるための回路構成
が〔発明の目的〕 本発明は上記事情に鑑みてなされたものでその目的は優
先順位を静的に可変することができ〜もって簡単な１１
Ｉ成でありながら複数の要求回路を平等に扱うことが可
能となり、時間制限のある要求回路を数多く使用するこ
とができる優先順位制御回路を提供することにある。
本発明では、優先順位決定によって受は付けられ、その
旨の応答が返された最新の要求回路の識別情報が保持さ
れるレジスタと、複数の要求回路からの各要求信号だけ
でなく、上記レジスタの保持内容をも入力情報とする優
先順位決定回路とを設けている。そして、優先順位決定
回路は上記入力情報に基づいて般も優先順位の高い要求
回路を一義的に決定し、その識別情報を出力するように
なっている。こうすることにより、要求元が同じ場合で
も、レジスタに保持されている要求回路の識別情報、す
なわち前回受は付けられてその旨の応答が返された要求
回路が違えば、優先順位決定回路が異なる優先順位付け
を行なうことは可能となる。
旨の応答が返された最新の要求回路の識別情報が保持さ
れるレジスタと、複数の要求回路からの各要求信号だけ
でなく、上記レジスタの保持内容をも入力情報とする優
先順位決定回路とを設けている。そして、優先順位決定
回路は上記入力情報に基づいて般も優先順位の高い要求
回路を一義的に決定し、その識別情報を出力するように
なっている。こうすることにより、要求元が同じ場合で
も、レジスタに保持されている要求回路の識別情報、す
なわち前回受は付けられてその旨の応答が返された要求
回路が違えば、優先順位決定回路が異なる優先順位付け
を行なうことは可能となる。
以下、本発明の一実施例を図面を参照して説明する。第
１図は８人力の優先順位側副回路の構成を示すものであ
る。本実施例において優先順位制御回路は共有モジュー
ルを使用する複数の要求回路のそれぞれに設けられてい
る。図中、１００はレジスタである。レジスタｉｏｎは
４個のＤ型フリップフロップ（以下、Ｆ／Ｆと称する）
１０１〜１０４からなる４ピツトのレジスタであり、本
実施例では３個のＦ／ＦＩＯＩ〜１０Ｂがｆ更用される
。Ｆ／Ｆ １０１〜１０３の各データ入力端子りには後
述する優先順位決定回路１２０から出力される３ピツト
の受付要求回路番号情報”ＤｏＤｌＤ、’のそれぞれ１
ピツトが入力される。１１０は基本クロック信号ＣＬＫ
。
１図は８人力の優先順位側副回路の構成を示すものであ
る。本実施例において優先順位制御回路は共有モジュー
ルを使用する複数の要求回路のそれぞれに設けられてい
る。図中、１００はレジスタである。レジスタｉｏｎは
４個のＤ型フリップフロップ（以下、Ｆ／Ｆと称する）
１０１〜１０４からなる４ピツトのレジスタであり、本
実施例では３個のＦ／ＦＩＯＩ〜１０Ｂがｆ更用される
。Ｆ／Ｆ １０１〜１０３の各データ入力端子りには後
述する優先順位決定回路１２０から出力される３ピツト
の受付要求回路番号情報”ＤｏＤｌＤ、’のそれぞれ１
ピツトが入力される。１１０は基本クロック信号ＣＬＫ
。
（図示せぬ共有モジュールが成る要求回路により使用さ
れていることを示す）ビジー信号Ｂ８Ｙ。
れていることを示す）ビジー信号Ｂ８Ｙ。
および優先順位決定回路１２０から出力される要求状態
信号但ＱＯＮが入力されるデート回路、例えばナンドｅ
−）である。ナンドｆ−）１１０の出力はレジスタ１０
０のクロック入力端子ＣＫに供給される。また、レジス
タ１００のクリア入力端子ＣＬＨにはリセット信号ＲＦ
ＩＳＢＴが供給されるようになっている。
信号但ＱＯＮが入力されるデート回路、例えばナンドｅ
−）である。ナンドｆ−）１１０の出力はレジスタ１０
０のクロック入力端子ＣＫに供給される。また、レジス
タ１００のクリア入力端子ＣＬＨにはリセット信号ＲＦ
ＩＳＢＴが供給されるようになっている。
１２０は優先順位決定回路であり、ＲＯＭ（Ｒｅａｄ
０ｎｌｙ Ｍｅｍｏｒｙ ） １２１ 、１２２と、排
他的論理和回路（以下、１１！１Ｘ−ＯＲと称する）１
２３と、プルアップ抵抗群１２４とを有している。ＲＯ
Ｍ １２１ 、１２２はそれぞれアドレス入力端子Ａ
６ ”’−Ａ ＠ 、チップイネーブル端子ＣＤ、デー
タ出力端子Ｙ６〜Ｙ、を有している。
０ｎｌｙ Ｍｅｍｏｒｙ ） １２１ 、１２２と、排
他的論理和回路（以下、１１！１Ｘ−ＯＲと称する）１
２３と、プルアップ抵抗群１２４とを有している。ＲＯ
Ｍ １２１ 、１２２はそれぞれアドレス入力端子Ａ
６ ”’−Ａ ＠ 、チップイネーブル端子ＣＤ、デー
タ出力端子Ｙ６〜Ｙ、を有している。
ＲＯＭ １２１のアドレス入力端子、Ａｏ％Ａ、には図
示せぬ８台の要求回路「７」〜「０」からの要求信号Ｒ
Ｑ７〜ＲＱＱ、Ｆ／Ｆ Ｊ ＯＪのＱ出力、Ｆ／Ｆ ｚ
ｏ ｚのＱ出力が図示の４口く入力される。
示せぬ８台の要求回路「７」〜「０」からの要求信号Ｒ
Ｑ７〜ＲＱＱ、Ｆ／Ｆ Ｊ ＯＪのＱ出力、Ｆ／Ｆ ｚ
ｏ ｚのＱ出力が図示の４口く入力される。
一方、ＲＯＭ １２２のアト９レス入力端子Ａｏ〜Ａ。
には要求信号ＲＱ３〜ＲＱ（Ｆ、ＲＱ７〜ＲＱイ、Ｆ／
Ｆ １ ｏ １のＱ出力、Ｆ／Ｆ １０２のＱ出力が図
示のｔ１口く入力される。ＲＯＭ １２１ 、１２２へ
のアドレスは人。−Ａ、入力のうち、Ａ０〜Ａ。
Ｆ １ ｏ １のＱ出力、Ｆ／Ｆ １０２のＱ出力が図
示のｔ１口く入力される。ＲＯＭ １２１ 、１２２へ
のアドレスは人。−Ａ、入力のうち、Ａ０〜Ａ。
入力と、Ａ４〜Ａ、入力とをそれぞれ入れ替えたもので
あることに注意されたい。また、ＲＯＭ１２１．１２２
の各チップイネーブル端子ＯＢにはＦ／Ｆ Ｊ ｏ ３
のそれぞれＱ出力、Ｑ出力が入力される。これによりＱ
＝ ｔｏｌのときＲＯＭ１２１が動作状態となり、Ｑ
＝’ｌ”のときＲＯＭＩ：１２が動作状態となる。これ
は、ＲＯＭＪ ２１ 、１２２を１つのＲＯＭを構成す
るメモリモジュールと考えたとき、Ｆ／Ｆ Ｊ ｏ ３
のＱ出力がＲＯＭに対するアト９レス入力の最上位ビッ
トに相当することを示すものである。そこで、Ｖ／Ｆｉ
ｏｓのＱ出力を、Ａｏ−Ａ、入力に対応させてＡ、。入
力とも称することにする。
あることに注意されたい。また、ＲＯＭ１２１．１２２
の各チップイネーブル端子ＯＢにはＦ／Ｆ Ｊ ｏ ３
のそれぞれＱ出力、Ｑ出力が入力される。これによりＱ
＝ ｔｏｌのときＲＯＭ１２１が動作状態となり、Ｑ
＝’ｌ”のときＲＯＭＩ：１２が動作状態となる。これ
は、ＲＯＭＪ ２１ 、１２２を１つのＲＯＭを構成す
るメモリモジュールと考えたとき、Ｆ／Ｆ Ｊ ｏ ３
のＱ出力がＲＯＭに対するアト９レス入力の最上位ビッ
トに相当することを示すものである。そこで、Ｖ／Ｆｉ
ｏｓのＱ出力を、Ａｏ−Ａ、入力に対応させてＡ、。入
力とも称することにする。
ＲＯＭ Ｊ ２１のｒ−タ出力端子Ｙ、 〜Ｙｏからの
出力（これをＹ、％Ｙｏ出力と称する）は、Ｙ、〜Ｙ０
出力が最優先の要求回路［ｌ］（最高優先度出力）を示
しくこれは受付要求回路番号情報”Ｄ、Ｄ、Ｄｏ宝一致
する）、Ｙ３出カが要求回路の有無を示すようになって
いる。このＹ、出力を有効出力とも称する。本実施例に
おいて、ＲＯＭ １２１のアドレスへカ（Ａｏ〜Ａｏ）
とＲＯＭ内容（ｙｓ〜Ｙ６出力）との関係は第１表（１
） 、 （ｂ）に示される通りである。
出力（これをＹ、％Ｙｏ出力と称する）は、Ｙ、〜Ｙ０
出力が最優先の要求回路［ｌ］（最高優先度出力）を示
しくこれは受付要求回路番号情報”Ｄ、Ｄ、Ｄｏ宝一致
する）、Ｙ３出カが要求回路の有無を示すようになって
いる。このＹ、出力を有効出力とも称する。本実施例に
おいて、ＲＯＭ １２１のアドレスへカ（Ａｏ〜Ａｏ）
とＲＯＭ内容（ｙｓ〜Ｙ６出力）との関係は第１表（１
） 、 （ｂ）に示される通りである。
第１表（ａ）
第１表（ｂ）
第１表（ａｌ 、 （ｂＪ において、ＡＩ。は前述し
たようにＩ？ＯＭ Ｉ ２１を動作状態とするＦ／Ｆ
１０ Ｊ Ｑ出力（Ｑ＝’Ｏ”）を示すもので、見かけ
上ＲＯＭアドレスの最上位ビットの形で記されている。
たようにＩ？ＯＭ Ｉ ２１を動作状態とするＦ／Ｆ
１０ Ｊ Ｑ出力（Ｑ＝’Ｏ”）を示すもので、見かけ
上ＲＯＭアドレスの最上位ビットの形で記されている。
また、第１表（厘） 、 （ｂ）において、Ａ６にＡ、
入力は前述したように要求信号ＲＱ７〜ＲＱｏＫ対応し
、従来例で示した第１の方式における通常の要求入力で
ある。これに対し、Ａ６〜Ａ１０入力はレジスタ１００
の保持内容（すなわち前回の受付要求回路「！」）に対
応し、要求入力だけでなく、現時点において共有モジュ
ールを使用している要求回路がどれであるかをも加味し
て優先順位が決定されることを示している。第１表（ａ
ｌ 、 （ｔ＋）において、符号Ｘは１ｒｒｅｌｅｖａ
ｎｔすなわち＃１ｍでも１０１でもよいことを示すもの
である。表から明らかなように１人、。Ａ、Ａ、”（レ
ジスタＩＱσの保持内容）が”ｏｏｏ’すなわちレジス
タ１σ０がクリヤ状態にあるか、或いはレジスタ１００
に要求回路ｒＯＪを示す番号情報’ｏｏｏ’が保持され
ている場合には、要求回路「７」が最も優先順位が高く
、以下要求回路「６」、要求回路「５Ｊ１・・・要求回
路「０」の順となっている。これに対しｌＡ１１７Ａｔ
Ａｌ ”（レジスタｉｏｏの保持内容）が”００１’
すなわちレジスタ１ｏｏＦｃ要求回路「１」を示す番号
情報’００１”が保持されている場合には、要求回路「
０」が最も優先順位が高く、以下、要求回路「７」、要
求回路「６」、・・・要求回路「１」の順となっている
。すなわち本実施例では、前回の受付要求回路［目が次
の優先順位付けておいて最低の優先順位となり、他の要
求回路についても優先順位が巡回されるようＫ１０Ｍ内
容を決定している。この例では”Ａ１６ｋｇｋｇ ”は
最低の優先順位が割り当てられる要求回路を示しており
、したがって最低優先度入力と称することができる。
入力は前述したように要求信号ＲＱ７〜ＲＱｏＫ対応し
、従来例で示した第１の方式における通常の要求入力で
ある。これに対し、Ａ６〜Ａ１０入力はレジスタ１００
の保持内容（すなわち前回の受付要求回路「！」）に対
応し、要求入力だけでなく、現時点において共有モジュ
ールを使用している要求回路がどれであるかをも加味し
て優先順位が決定されることを示している。第１表（ａ
ｌ 、 （ｔ＋）において、符号Ｘは１ｒｒｅｌｅｖａ
ｎｔすなわち＃１ｍでも１０１でもよいことを示すもの
である。表から明らかなように１人、。Ａ、Ａ、”（レ
ジスタＩＱσの保持内容）が”ｏｏｏ’すなわちレジス
タ１σ０がクリヤ状態にあるか、或いはレジスタ１００
に要求回路ｒＯＪを示す番号情報’ｏｏｏ’が保持され
ている場合には、要求回路「７」が最も優先順位が高く
、以下要求回路「６」、要求回路「５Ｊ１・・・要求回
路「０」の順となっている。これに対しｌＡ１１７Ａｔ
Ａｌ ”（レジスタｉｏｏの保持内容）が”００１’
すなわちレジスタ１ｏｏＦｃ要求回路「１」を示す番号
情報’００１”が保持されている場合には、要求回路「
０」が最も優先順位が高く、以下、要求回路「７」、要
求回路「６」、・・・要求回路「１」の順となっている
。すなわち本実施例では、前回の受付要求回路［目が次
の優先順位付けておいて最低の優先順位となり、他の要
求回路についても優先順位が巡回されるようＫ１０Ｍ内
容を決定している。この例では”Ａ１６ｋｇｋｇ ”は
最低の優先順位が割り当てられる要求回路を示しており
、したがって最低優先度入力と称することができる。
ところで上述の説明では、第１表（ａ） （ｂ）はＲＯ
Ｍ１２ノのアドレス入力（Ａｌｌ〜Ａ（１）とＲＯＭ内
容（Ｙ、〜Ｙ、出力）との関係を示したものとしたが、
ＲＯＭ１２２のアドレス入力とＲＯＭ内容についても同
じである。ただし、 ＲＯＭ １２１゜１２２は前述し
たように同時に動作することはすく、また、アドレス入
力内容も一部異なっている。すなわちＲＯＭ １２１で
は要求信号ＲＱ７〜ＲＱｏがＡ。〜Ａ、Ａｌとなってい
るのに対し、ＲＯＭ１２２では要求信号ＲＱ７〜ＲＱ４
がＡ４〜Ａ７人力となり、要求信号ＲＱＪ〜ＲＱ。
Ｍ１２ノのアドレス入力（Ａｌｌ〜Ａ（１）とＲＯＭ内
容（Ｙ、〜Ｙ、出力）との関係を示したものとしたが、
ＲＯＭ１２２のアドレス入力とＲＯＭ内容についても同
じである。ただし、 ＲＯＭ １２１゜１２２は前述し
たように同時に動作することはすく、また、アドレス入
力内容も一部異なっている。すなわちＲＯＭ １２１で
は要求信号ＲＱ７〜ＲＱｏがＡ。〜Ａ、Ａｌとなってい
るのに対し、ＲＯＭ１２２では要求信号ＲＱ７〜ＲＱ４
がＡ４〜Ａ７人力となり、要求信号ＲＱＪ〜ＲＱ。
がＡ。〜Ａ１人力となっている。このＲＯＭ １２ｊ！
のＲＯＭ ｌ ２Ｊとのアドレス入力の違いに合せて、
第１表ｆａ） 、 （ｂ）を並び換えたのが第２表（１
） 、 （ｂ）であり、要求入力の並び順が要求信号Ｒ
Ｑｏ〜ＲＱ７の並び＞＋＋ｉ ｖ合せて入れ換えられて
いる。
のＲＯＭ ｌ ２Ｊとのアドレス入力の違いに合せて、
第１表ｆａ） 、 （ｂ）を並び換えたのが第２表（１
） 、 （ｂ）であり、要求入力の並び順が要求信号Ｒ
Ｑｏ〜ＲＱ７の並び＞＋＋ｉ ｖ合せて入れ換えられて
いる。
第２表（−）
第２表（１） 、 （ｂ）は第１表（ａ） 、 （ｂ）
をＭＡ Ｋ 並へ換しただけであるが、第２表（１３、
（ｂ）のＹ３出カのＷＱＩ、Ｉｌｌを反転させ、Ａ１゜
入力をアドレス入力の最上位ビットと考えると、＠２表
（ａ） 、 （ｂ）は第１表（ａ） 、 （ｂ）の続き
と見なすことができる。第１表（ａ） 、 （ｂ）と、
８２表（ａｌ 、 （ｂ）においてＹ、出力をレベル反
転させたものを考えると、Ｙ、〜Ｙ。
をＭＡ Ｋ 並へ換しただけであるが、第２表（１３、
（ｂ）のＹ３出カのＷＱＩ、Ｉｌｌを反転させ、Ａ１゜
入力をアドレス入力の最上位ビットと考えると、＠２表
（ａ） 、 （ｂ）は第１表（ａ） 、 （ｂ）の続き
と見なすことができる。第１表（ａ） 、 （ｂ）と、
８２表（ａｌ 、 （ｂ）においてＹ、出力をレベル反
転させたものを考えると、Ｙ、〜Ｙ。
出力は要求入力Ａ、〜Ａ、を最低優先度人力Ａ、。
〜Ａ８の示す要求回路からの入力が最も低い優先度とな
るように優先順位付けていることが理解できよう。本実
施例では、ＲＯＭ１２１により第１表（ａ） （ｂ）の
入出力関係を実現し、ＲＯＭ １２２により第２表（ｉ
ｔ ＊ ｔｂｚを実現している。また第１表（ａ） 、
（ｂ）および＠２表（ａ） 、 （ｂ）のＡｌｏは前
述したようにＲＯＭ１２１，１２２いずれか一方の選択
ビットを示している。そして、第２表（ａ） 、 （ｂ
）のＹ、出力のレベル反転を実現するものがＥＸ−ＯＲ
１２３である。
るように優先順位付けていることが理解できよう。本実
施例では、ＲＯＭ１２１により第１表（ａ） （ｂ）の
入出力関係を実現し、ＲＯＭ １２２により第２表（ｉ
ｔ ＊ ｔｂｚを実現している。また第１表（ａ） 、
（ｂ）および＠２表（ａ） 、 （ｂ）のＡｌｏは前
述したようにＲＯＭ１２１，１２２いずれか一方の選択
ビットを示している。そして、第２表（ａ） 、 （ｂ
）のＹ、出力のレベル反転を実現するものがＥＸ−ＯＲ
１２３である。
ＲＯＭ１２１．１２２の各Ｙ、出力はワイヤードオアさ
れ、要求状態４Ｍ号ＲＱＯＮとしてナンドダート１１０
に供給される。また、ＲＯＭ１２１゜１２２の各Ｙ、小
出力ワイヤードオアされ、Ｂｘ−ＯＲ１２３の一方の入
力端子に入力される。
れ、要求状態４Ｍ号ＲＱＯＮとしてナンドダート１１０
に供給される。また、ＲＯＭ１２１゜１２２の各Ｙ、小
出力ワイヤードオアされ、Ｂｘ−ＯＲ１２３の一方の入
力端子に入力される。
ＥＸ−ＯＲ１２３の他方の入力端子にはＦ／Ｆ１０３の
Ｑ出力（＝Ａ、。）が入力される。ＥＸ−ＯＲ１２３の
出力は受付要求回路ｆｉｌを示す３ピツトの受付要求回
路番号情報の最上位ビットＤ、となる。この番号情報の
次のビットＤ１は、ＲＯＭ１２１，１２２の各Ｙ、小出
力ワイヤードオア出力であり、最下位ピッ）Ｄ。はＲＯ
Ｍ１２１．１２１の各Ｙ０出力のワイヤードオア出力で
ある。この３ピツトの受付要求回路番号情報’Ｄ、ＤＩ
Ｄｏ”は優先順位決定回路１２０で受は付けられた最優
先の要求回路の番号情報として前述したようにレジスタ
１００に供給されると共に、論理１１１７″−夕と連結
されて、比較器（以下、 ＣＯＭＰと称する。）１３
０の一方の入力端子群に供給される。ＣＯＭＦ １３０
の他方の入力端子群には前記♂ジー信号Ｂ８Ｙと第１図
の優先順位制御回路が設けられている要求回路を示す要
求回路番号情報Ｓとが供給されている。
Ｑ出力（＝Ａ、。）が入力される。ＥＸ−ＯＲ１２３の
出力は受付要求回路ｆｉｌを示す３ピツトの受付要求回
路番号情報の最上位ビットＤ、となる。この番号情報の
次のビットＤ１は、ＲＯＭ１２１，１２２の各Ｙ、小出
力ワイヤードオア出力であり、最下位ピッ）Ｄ。はＲＯ
Ｍ１２１．１２１の各Ｙ０出力のワイヤードオア出力で
ある。この３ピツトの受付要求回路番号情報’Ｄ、ＤＩ
Ｄｏ”は優先順位決定回路１２０で受は付けられた最優
先の要求回路の番号情報として前述したようにレジスタ
１００に供給されると共に、論理１１１７″−夕と連結
されて、比較器（以下、 ＣＯＭＰと称する。）１３
０の一方の入力端子群に供給される。ＣＯＭＦ １３０
の他方の入力端子群には前記♂ジー信号Ｂ８Ｙと第１図
の優先順位制御回路が設けられている要求回路を示す要
求回路番号情報Ｓとが供給されている。
しかしてＣＯＭＰ ｌ ３０は要求回路番号情＠Ｓと受
付要求回路番号情報’Ｄ、Ｄ、Ｄ０°との比較を行ない
一致／不一致を検出する。ＧＯＭＰ １３０は一致検出
期間中、論理１１１の応答信号ＲＰＬＹを出力する。
付要求回路番号情報’Ｄ、Ｄ、Ｄ０°との比較を行ない
一致／不一致を検出する。ＧＯＭＰ １３０は一致検出
期間中、論理１１１の応答信号ＲＰＬＹを出力する。
次に本発明の一実施例の動作を説明する。まず初期状態
では、リセット信号ＲＦｉＳＥＴ Ｋよりレジスタ１０
０がクリア状態となる。この結果、Ｆ／Ｆ １０ Ｊの
Ｑ出力すなわちＡ、ｏは論理１０１となりＲＯＭ １２
１が選択される。また最低優先度人力ＩＡ、、Ａ、Ａ、
’は” ｏｏ ｏ”であり、前記第１表（ａｔから明ら
かなように、要求回路「０」〜「）」からの要求信号Ｒ
Ｑｏ−ＲＱｙ（論理ｌｏｇで要求有り）に対し、ＲＯＭ
１２１によって要求回路ｒＯＪが最も低く、要求回路
「７」が最も高く優先順位付けられている。ここで要求
回路「ｔ」、ｒｊＪがそれぞれ要求信号ＲＥＱｉ 、
ＲＦＩＱｊを同時に出力すると、Ｉとｊのうち高い優先
順位を持った要求回路、例えば要求回路「１」を示すＹ
！〜Ｙｏ出力および論理１１５のＹ、出力がＲＯＭ １
ｊノから出力される。
では、リセット信号ＲＦｉＳＥＴ Ｋよりレジスタ１０
０がクリア状態となる。この結果、Ｆ／Ｆ １０ Ｊの
Ｑ出力すなわちＡ、ｏは論理１０１となりＲＯＭ １２
１が選択される。また最低優先度人力ＩＡ、、Ａ、Ａ、
’は” ｏｏ ｏ”であり、前記第１表（ａｔから明ら
かなように、要求回路「０」〜「）」からの要求信号Ｒ
Ｑｏ−ＲＱｙ（論理ｌｏｇで要求有り）に対し、ＲＯＭ
１２１によって要求回路ｒＯＪが最も低く、要求回路
「７」が最も高く優先順位付けられている。ここで要求
回路「ｔ」、ｒｊＪがそれぞれ要求信号ＲＥＱｉ 、
ＲＦＩＱｊを同時に出力すると、Ｉとｊのうち高い優先
順位を持った要求回路、例えば要求回路「１」を示すＹ
！〜Ｙｏ出力および論理１１５のＹ、出力がＲＯＭ １
ｊノから出力される。
Ｙ、 〜Ｙｏ出力のうち、Ｙ、出力は１ｉｌｔＸ−ＯＲ
１２３の一方の入力端子に入力される。ｇｘ−ＯＢ ７
２ Ｂの他方の入力端子にはＦ／Ｆ １ ｏ ｓのＱ出
力すなわちＡｌｏが入力されている。この例ではＡ１゜
；１０１で゛あるため、ＦＸＸ−ＯＲＩＪＪはＹ、出力
をそのまま出力する。ＥＸ−ＯＲ１２３の出力（Ｙｔ出
力）およびＲＯＭ ７ Ｊ ７からのＹ１＊ＹＯ出力の
連結情報は優先順位決定回路１２０によって受は付けら
れた要求回路の受付要求回路番号情報 Ｉ’ｔｌ）ｓＩ
）ｏ’としてＣＯＭＰ１３０およびレジスタＩＱσに供
給される。各要求回路のＣＯＭＰ−１３０では上記受付
要求回路番号情報″Ｄ、ＤＩＤ、’と自身の要求回路番
号情報Ｓとを比較する。本実施例ではこれらの各情報の
上位釦一方は論理＠ｉ’ｒ−タ、他方はビジー信号ＢＳ
Ｙが付加されているため、Ｂ１９Ｙ＝璽１″の期間でな
いと意味のある比較は行なわれない。この例では、８８
Ｙ−”０”で共有モジュールが成る要求回路に使用され
ているビジー状態を示し、Ｂ８Ｙ＝ ”１”でレディー
状態を示すようＫなっている。したがって、ＣＯＭＰ
ｚ ３ ｏでは、共有モジュールがしｒイー状態である
期間中に意味のある比較が行なわれる。これは、ビジー
状態において、ＣＯＭＰＪ Ｊ Ｏが一致検出をした場
合には、共有モジュールを複数の要求回路で使用するこ
とになり誤動作を招くので、こ ゛れを防止するた
めである。この場合、要求回路「１」におけるＣＯＭＰ
Ｊ ３はＢ８Ｙ−”ｌ”の状態で一致を検出し、応答
信号ＲＰＬＹを出力する。
１２３の一方の入力端子に入力される。ｇｘ−ＯＢ ７
２ Ｂの他方の入力端子にはＦ／Ｆ １ ｏ ｓのＱ出
力すなわちＡｌｏが入力されている。この例ではＡ１゜
；１０１で゛あるため、ＦＸＸ−ＯＲＩＪＪはＹ、出力
をそのまま出力する。ＥＸ−ＯＲ１２３の出力（Ｙｔ出
力）およびＲＯＭ ７ Ｊ ７からのＹ１＊ＹＯ出力の
連結情報は優先順位決定回路１２０によって受は付けら
れた要求回路の受付要求回路番号情報 Ｉ’ｔｌ）ｓＩ
）ｏ’としてＣＯＭＰ１３０およびレジスタＩＱσに供
給される。各要求回路のＣＯＭＰ−１３０では上記受付
要求回路番号情報″Ｄ、ＤＩＤ、’と自身の要求回路番
号情報Ｓとを比較する。本実施例ではこれらの各情報の
上位釦一方は論理＠ｉ’ｒ−タ、他方はビジー信号ＢＳ
Ｙが付加されているため、Ｂ１９Ｙ＝璽１″の期間でな
いと意味のある比較は行なわれない。この例では、８８
Ｙ−”０”で共有モジュールが成る要求回路に使用され
ているビジー状態を示し、Ｂ８Ｙ＝ ”１”でレディー
状態を示すようＫなっている。したがって、ＣＯＭＰ
ｚ ３ ｏでは、共有モジュールがしｒイー状態である
期間中に意味のある比較が行なわれる。これは、ビジー
状態において、ＣＯＭＰＪ Ｊ Ｏが一致検出をした場
合には、共有モジュールを複数の要求回路で使用するこ
とになり誤動作を招くので、こ ゛れを防止するた
めである。この場合、要求回路「１」におけるＣＯＭＰ
Ｊ ３はＢ８Ｙ−”ｌ”の状態で一致を検出し、応答
信号ＲＰＬＹを出力する。
要求回路「１」は基本クロック信号ＣＬＫのタイミング
で応答信号１？ＦＬＹの出力を確認しくこれは例えば応
答信号ＲＰＬＹをＤ入力、基本クロック信号ＣＬＫをク
ロック入力とするＤ型フリップフロップを用いることで
行なえる）、次の基本クロックタイミングになる前にビ
ジー信号ＢＳＹを論理１０−（ビジー状態）とした後共
有モジュールを専有使用する。
で応答信号１？ＦＬＹの出力を確認しくこれは例えば応
答信号ＲＰＬＹをＤ入力、基本クロック信号ＣＬＫをク
ロック入力とするＤ型フリップフロップを用いることで
行なえる）、次の基本クロックタイミングになる前にビ
ジー信号ＢＳＹを論理１０−（ビジー状態）とした後共
有モジュールを専有使用する。
一方、レジスタ１００に供給された受付要求回路番号情
報”Ｄ、Ｄ、Ｄ、”はナンドｌ’ −） １１０の出力
に応じ、Ｂ８Ｙ冨１１”の状態における基本クロック信
号ＣＬＫの立下りのタイミングでレジスタ１００に保持
される。レジスタ１００の保持内容はその時点において
共有モジュールを１吏用している要求回路（この例では
要求回路「ＩＪ）を示している。そして、要求回路「１
」を示すレジスタｉｏｏの保持内容は最低優先度入力−
Ａ、、Ａ、Ａ、”としてＲＯＭ１２１．１２２に供給さ
れる。第１表（ａ） ＃ （ｂへ第２表（ａ） 、 （
ｂ）から明らかなようＫＩＡｓｏＡｏＡｓ”が轟の場合
、優先順位決定回路１２０では要求回路轟が最も低い優
先順位を持つように優先順位が巡回される。したがって
、先程より出力されている要求信号ＲＥＱｊは、今度は
要求信号ＲＥＱｉよりも畠い優先順位を持つことになる
。
報”Ｄ、Ｄ、Ｄ、”はナンドｌ’ −） １１０の出力
に応じ、Ｂ８Ｙ冨１１”の状態における基本クロック信
号ＣＬＫの立下りのタイミングでレジスタ１００に保持
される。レジスタ１００の保持内容はその時点において
共有モジュールを１吏用している要求回路（この例では
要求回路「ＩＪ）を示している。そして、要求回路「１
」を示すレジスタｉｏｏの保持内容は最低優先度入力−
Ａ、、Ａ、Ａ、”としてＲＯＭ１２１．１２２に供給さ
れる。第１表（ａ） ＃ （ｂへ第２表（ａ） 、 （
ｂ）から明らかなようＫＩＡｓｏＡｏＡｓ”が轟の場合
、優先順位決定回路１２０では要求回路轟が最も低い優
先順位を持つように優先順位が巡回される。したがって
、先程より出力されている要求信号ＲＥＱｊは、今度は
要求信号ＲＥＱｉよりも畠い優先順位を持つことになる
。
今、】＝４すなわちレジスタ１００の保持内容（＝’Ａ
１．Ａ、Ａ、’）が’ｉｏｏ’であるものとする。Ａ、
。二１１１であるため、前回と異なり１’ｌＯＭ １２
２が選択される０人、。＝雪１１の場合、ＢＸ−ＯＲ１
２ＪはＲＯＭ １２２のＹ、出力をレベル反転し、この
レベル反転データＹ、を受付要求回路番号情報の最上位
ビットＤ、として出力する。したがって、Ａ１ｏ＝＝
１１”の場合において、優先順位決定回路１２０から出
力される受付要求回路番号情報は＄２表（ａ） 、 （
ｂ）のＹ、〜Ｙ。
１．Ａ、Ａ、’）が’ｉｏｏ’であるものとする。Ａ、
。二１１１であるため、前回と異なり１’ｌＯＭ １２
２が選択される０人、。＝雪１１の場合、ＢＸ−ＯＲ１
２ＪはＲＯＭ １２２のＹ、出力をレベル反転し、この
レベル反転データＹ、を受付要求回路番号情報の最上位
ビットＤ、として出力する。したがって、Ａ１ｏ＝＝
１１”の場合において、優先順位決定回路１２０から出
力される受付要求回路番号情報は＄２表（ａ） 、 （
ｂ）のＹ、〜Ｙ。
＼
出力の中でＹ、をレベル反転したものすなわちＩＹ、Ｙ
、Ｙ、 ＠となる。この場合、要求回路４（から出力さ
れる要求信号ＲＦＩＱ ４ ）が鏝も低い優先順位とな
る。このこと、並びに前述した第１表（ａ） 、 （ｂ
） 、第２表（鳳） 、 （ｂ）の説明から明らかなよ
うに、第２表（４）、（ｂ）においてＹ、出力をレベル
反転させ受付要求回路番号情報を’Ｙ、Ｙ１Ｙｏ“とじ
、ＡＩＩ、をアドレス入力の最上位ビットと考えた場合
、＠２表（ａ） 、 （ｂ）を第１５表（ａｌ 、 （
ｂ）の続きとみなすことができる。いいかえれば、優先
順位決定回路１１１０を１個のＲＯＭで構成した場合に
、ＲＯＭをアドレス方向に２分割し、そのアドレスの最
上位ピル）（ＡＳｅＫ相当）が°Ｏ″であるブロックの
入出力関係が第１表（ａ） ＠ （ｂ）であり、同じく
１１１あるブロックの人出カ関係カ第２ Ｒ（ａ） 、
（ｂ）においてＹ、をＹ、としタモノであるといえる。
、Ｙ、 ＠となる。この場合、要求回路４（から出力さ
れる要求信号ＲＦＩＱ ４ ）が鏝も低い優先順位とな
る。このこと、並びに前述した第１表（ａ） 、 （ｂ
） 、第２表（鳳） 、 （ｂ）の説明から明らかなよ
うに、第２表（４）、（ｂ）においてＹ、出力をレベル
反転させ受付要求回路番号情報を’Ｙ、Ｙ１Ｙｏ“とじ
、ＡＩＩ、をアドレス入力の最上位ビットと考えた場合
、＠２表（ａ） 、 （ｂ）を第１５表（ａｌ 、 （
ｂ）の続きとみなすことができる。いいかえれば、優先
順位決定回路１１１０を１個のＲＯＭで構成した場合に
、ＲＯＭをアドレス方向に２分割し、そのアドレスの最
上位ピル）（ＡＳｅＫ相当）が°Ｏ″であるブロックの
入出力関係が第１表（ａ） ＠ （ｂ）であり、同じく
１１１あるブロックの人出カ関係カ第２ Ｒ（ａ） 、
（ｂ）においてＹ、をＹ、としタモノであるといえる。
すなわち本実施例忙よれば、第１表＋８） 、 （ｂ）
で示される人出カ関係更には第２表（１） 、 （ｂ）
で示される人出力関係を、１個の大規模なＲＯＭを使用
せずに２個の小規模なＲＯＭ１２１．１２２で実現した
ことＫなる。しかも、ＲＯＭ１２１ 、１２２に対する
７ドｖｘ入カの一部である要求入力のアドレス人力ピッ
） 位ｔｉ 全上位、下位入れ換え、かっＥＸ−ＯＲＪ
ｘｓによりＲＯＭ Ｊ ２ ＪのＹ、出力をレベル反転
することＫより、ＲＯＭ１２１，１２２として同一の書
き込み内容のＲＯＭを使いながら上述した２種類の入出
力関係を実現しているので、汎用のＲＯＭにＲＯＭ書き
込みを行なってＲＯＭ Ｊ ｊ １゜１２２を作成する
場合に便利である。
で示される人出カ関係更には第２表（１） 、 （ｂ）
で示される人出力関係を、１個の大規模なＲＯＭを使用
せずに２個の小規模なＲＯＭ１２１．１２２で実現した
ことＫなる。しかも、ＲＯＭ１２１ 、１２２に対する
７ドｖｘ入カの一部である要求入力のアドレス人力ピッ
） 位ｔｉ 全上位、下位入れ換え、かっＥＸ−ＯＲＪ
ｘｓによりＲＯＭ Ｊ ２ ＪのＹ、出力をレベル反転
することＫより、ＲＯＭ１２１，１２２として同一の書
き込み内容のＲＯＭを使いながら上述した２種類の入出
力関係を実現しているので、汎用のＲＯＭにＲＯＭ書き
込みを行なってＲＯＭ Ｊ ｊ １゜１２２を作成する
場合に便利である。
ところで、前述したように要求回路口」。
「」」から要求信号ＲＩｉｌＱ１ 、 Ｒ］１３Ｑｊが
同時に出力されて要求回路「工」が受は付けられた場合
、要求回路「１が最も低い優先順位を持ｐように優先順
位が巡回され、先程より出力されている要求信号ＲＢＱ
ｊは要求信号ＲＦｉＱｉよりも高い優先順位を持つこと
になる。そして、仮に要求信号ＲＢＱｊよりも更に優先
順位の高い要求信号ＲＥＱＫが発生したとしても、要求
信号ＲＩ１３Ｑｋ（要求回路「ｋ」）が優先順位を）ｉ
ｌｅしたときＫは、要求信号Ｊ？ＦｉＱｊ（要求回路「
ｊ」）は信号ＲＢＱム、 ＲＥＱｋ（要求回路ｒｉＪ
ｒｋＪ ）より優先順位が高くなっている。したがっ
て、信号ＲＥＱ ｊは８度の巡回（ＩＡ、。Ａ、Ａ・、
′ が” ｏｏｏ ’〜１１１１１）のうち少なくとも
一度は必ず優先順位を獲得することができる。すガわち
、本実施例によれば、複数（８台）の要求回路を全て平
等と扱うことがでできる。このため、時間制限のある要
求回路を数多く使用することができる。
同時に出力されて要求回路「工」が受は付けられた場合
、要求回路「１が最も低い優先順位を持ｐように優先順
位が巡回され、先程より出力されている要求信号ＲＢＱ
ｊは要求信号ＲＦｉＱｉよりも高い優先順位を持つこと
になる。そして、仮に要求信号ＲＢＱｊよりも更に優先
順位の高い要求信号ＲＥＱＫが発生したとしても、要求
信号ＲＩ１３Ｑｋ（要求回路「ｋ」）が優先順位を）ｉ
ｌｅしたときＫは、要求信号Ｊ？ＦｉＱｊ（要求回路「
ｊ」）は信号ＲＢＱム、 ＲＥＱｋ（要求回路ｒｉＪ
ｒｋＪ ）より優先順位が高くなっている。したがっ
て、信号ＲＥＱ ｊは８度の巡回（ＩＡ、。Ａ、Ａ・、
′ が” ｏｏｏ ’〜１１１１１）のうち少なくとも
一度は必ず優先順位を獲得することができる。すガわち
、本実施例によれば、複数（８台）の要求回路を全て平
等と扱うことがでできる。このため、時間制限のある要
求回路を数多く使用することができる。
また、本実施例では、共有モジュールの使用権を獲得し
た最新の要求回！番号を示すＡ１０〜人、入力と要求入
力Ａ、〜Ａ、との連結情報示示されるアドレス位置の内
容が受付要求回路の番号情報となるため、順位決定が高
速に行なわれる。しかも、本実施例では優先順位決定回
路１２０の内部状態を動的に可変して巡回制御を行なう
のではな（、ＲＯＭ（ＲＯＭ７！７，１２２を１つにま
とめたＲυ′Ｍとして考えている）を８分割し、その各
領域をそれぞれ一定順序で優先順位が異なる一種の優先
順位エンコーダとして用い、これら８種類の優先順位エ
ンコーダを上記Ａ １０ ”” Ａ ８人力で選択する
ことにより、静的に巡回側脚を行なうようにしているた
め、回路構成が極めて簡単になる。
た最新の要求回！番号を示すＡ１０〜人、入力と要求入
力Ａ、〜Ａ、との連結情報示示されるアドレス位置の内
容が受付要求回路の番号情報となるため、順位決定が高
速に行なわれる。しかも、本実施例では優先順位決定回
路１２０の内部状態を動的に可変して巡回制御を行なう
のではな（、ＲＯＭ（ＲＯＭ７！７，１２２を１つにま
とめたＲυ′Ｍとして考えている）を８分割し、その各
領域をそれぞれ一定順序で優先順位が異なる一種の優先
順位エンコーダとして用い、これら８種類の優先順位エ
ンコーダを上記Ａ １０ ”” Ａ ８人力で選択する
ことにより、静的に巡回側脚を行なうようにしているた
め、回路構成が極めて簡単になる。
次に第２図を参照して本発明の他の実施例を説明する。
なお、第１図と同一部分には同一符号を付して説明を省
略する。＄２図の優先順位側副回路が＠１図のそれ（前
記実施例）と異なる点は、後者が各要求回路側に設けら
れていたのに対し、前者は共有モジュール側だけに設け
られていることである。第２図において、２０Ｑはデコ
ーダであり、第１図のＣＯＭＦ １３０に代えたもので
ある。２１０は？−）回路、例えばナンド？−）であり
新たり付加されたものである。ナンドｌ”−）ＪＪｏＫ
はビジー信号ＢＳＹとＲＯＭ１２１．１１１２の各Ｙ、
小出力ワイヤー−オア出力すなわち要求状態信号ＲＱＯ
Ｎとが入力される。ナンドｒ−トｊ！１０はＢＩ９Ｙ＝
″ＩＩテＲＱＯＮ ＝ ”１ ’のとき、すなわち共有
モジュールがレディー状態にあってかつ要求信号ＲＱ。
略する。＄２図の優先順位側副回路が＠１図のそれ（前
記実施例）と異なる点は、後者が各要求回路側に設けら
れていたのに対し、前者は共有モジュール側だけに設け
られていることである。第２図において、２０Ｑはデコ
ーダであり、第１図のＣＯＭＦ １３０に代えたもので
ある。２１０は？−）回路、例えばナンド？−）であり
新たり付加されたものである。ナンドｌ”−）ＪＪｏＫ
はビジー信号ＢＳＹとＲＯＭ１２１．１１１２の各Ｙ、
小出力ワイヤー−オア出力すなわち要求状態信号ＲＱＯ
Ｎとが入力される。ナンドｒ−トｊ！１０はＢＩ９Ｙ＝
″ＩＩテＲＱＯＮ ＝ ”１ ’のとき、すなわち共有
モジュールがレディー状態にあってかつ要求信号ＲＱ。
〜ＲＱ７のいずれか一つが有効（論理＠ＯＩ）のときに
論理１０“の信号を出力する。ナンｐｙ−ト２１０の出
力はｒゴーダ２００のイネーブル端子ＢＮＫ入力される
。デコーダ２００のコード入力端子には優先順位決定回
路１２０から出力される３ビツトの受付要求回路番号情
報１ＤｔＤ、Ｄ６”が入力される。デコーダ２００はこ
の番号情報”Ｄ、Ｄ、Ｄｏ”を解読し、対応する要求回
路「温」に対して（ナン）ｌ’−ト２１０の出力が論理
１０１の期間中）そのデコード信号を応答信号ＲＰＬＹ
ｉ（１は０〜７．のいずれか）として出力する。この応
答信号１？ＰＬＹ ｉを受は取った要求回路ｒ−Ｉ Ｊ
の動作は前記実施例と同様である。
論理１０“の信号を出力する。ナンｐｙ−ト２１０の出
力はｒゴーダ２００のイネーブル端子ＢＮＫ入力される
。デコーダ２００のコード入力端子には優先順位決定回
路１２０から出力される３ビツトの受付要求回路番号情
報１ＤｔＤ、Ｄ６”が入力される。デコーダ２００はこ
の番号情報”Ｄ、Ｄ、Ｄｏ”を解読し、対応する要求回
路「温」に対して（ナン）ｌ’−ト２１０の出力が論理
１０１の期間中）そのデコード信号を応答信号ＲＰＬＹ
ｉ（１は０〜７．のいずれか）として出力する。この応
答信号１？ＰＬＹ ｉを受は取った要求回路ｒ−Ｉ Ｊ
の動作は前記実施例と同様である。
この例では、前記実施例と異なって、優先順位制御回路
を共有モジュール側に（すなわちシステムに１つ）設け
るだけでよいため、応答信号ＲＰＬＹｉのための信号ラ
インが８本必要となるものの優先順位制卸回路数は８か
ら１に減少する。
を共有モジュール側に（すなわちシステムに１つ）設け
るだけでよいため、応答信号ＲＰＬＹｉのための信号ラ
インが８本必要となるものの優先順位制卸回路数は８か
ら１に減少する。
なお、デコーダ２００を第２図の優先順位制御回路から
切り離して各要′°求回路側に設けるようにしてもい。
切り離して各要′°求回路側に設けるようにしてもい。
この場合、応答信号ＲＰＬＹｉのための８本の信号ライ
ンに代えて、受付要求回路番号情報’Ｄ、ＤＩＤｏ’転
送のための３本の信号ラインを用いれば良い。
ンに代えて、受付要求回路番号情報’Ｄ、ＤＩＤｏ’転
送のための３本の信号ラインを用いれば良い。
次に弔３図を参照して本発明のＩＫ他の実施例を説明す
る。第３図は２人力優先順位制御回路のｌ１ｌｌｆｆｌ
を示すもので、後述するように第１図または第２図にカ
スケードに接続することにより１６人力の優先順位制御
回路とすることもできるものである。図中、３００は＠
１図、第２図のＲＯＭ１２１，１２：ｌと同一内容（同
一人出力関係）のＲＯＭである。ＲＯＭ ：ｊ ００の
アドレス入力端子λ１．Ａ０には図示せぬ要求回路ｒｌ
ＡＪ ・ 「ＩＢ」からの要求イ６号ＲＦｔＱ轟Ａ、轟
８が入力され、アドレス入力端子Ａ、には後述するレジ
スタ３ＪＯの保持内容が入力される。なおＲＯＭ ｓ
ｏ ｏのＣＥ入力すなわちＡ１．入力およびＡ９人力は
固定値”ｏ”、 Ａ、〜Ａ、Ａｌは固定値９１ｍとなっ
ている。この場合、Ａｓ＝ ’０’であれば豐Ａ１゜Ａ
、Ａ、”＝”０００”となるため、第１表（ＩＩ）から
明らかなように要求信号ＲＥＱｉ人の方が優先順位が高
い。逆にＡ、 ＝＝ ＄１１であればＩＡ、。ＡｅＡｓ
’ ＝ ”００１”と９なるため、要求信号ＲＢＱｉ
ＢＯ方が優先順位が高くなる。すなわちＡｌｌ入力の論
理値が変化することによって優先順位が巡回する。
る。第３図は２人力優先順位制御回路のｌ１ｌｌｆｆｌ
を示すもので、後述するように第１図または第２図にカ
スケードに接続することにより１６人力の優先順位制御
回路とすることもできるものである。図中、３００は＠
１図、第２図のＲＯＭ１２１，１２：ｌと同一内容（同
一人出力関係）のＲＯＭである。ＲＯＭ ：ｊ ００の
アドレス入力端子λ１．Ａ０には図示せぬ要求回路ｒｌ
ＡＪ ・ 「ＩＢ」からの要求イ６号ＲＦｔＱ轟Ａ、轟
８が入力され、アドレス入力端子Ａ、には後述するレジ
スタ３ＪＯの保持内容が入力される。なおＲＯＭ ｓ
ｏ ｏのＣＥ入力すなわちＡ１．入力およびＡ９人力は
固定値”ｏ”、 Ａ、〜Ａ、Ａｌは固定値９１ｍとなっ
ている。この場合、Ａｓ＝ ’０’であれば豐Ａ１゜Ａ
、Ａ、”＝”０００”となるため、第１表（ＩＩ）から
明らかなように要求信号ＲＥＱｉ人の方が優先順位が高
い。逆にＡ、 ＝＝ ＄１１であればＩＡ、。ＡｅＡｓ
’ ＝ ”００１”と９なるため、要求信号ＲＢＱｉ
ＢＯ方が優先順位が高くなる。すなわちＡｌｌ入力の論
理値が変化することによって優先順位が巡回する。
３１０はプルアップ抵抗群、３２０はナンドｅ−）であ
る。ナン）’ｆ−） ３２０ ＩＬＬはＲＯＭ ３ｏ。
る。ナン）’ｆ−） ３２０ ＩＬＬはＲＯＭ ３ｏ。
のＹ、出力である要求状態信号ＲＱＯＮ 、基本クロッ
ク信号ＣＬＫ、および信号Ｘが入力される。
ク信号ＣＬＫ、および信号Ｘが入力される。
信号Ｘはビジー信号Ｂ８Ｙ、第１図の応答信号ＲＰＬＹ
、または第２図の応答信号ＲＰＬＹｌのいず ＼
れか一つである。第３図の構成を独立した２人力の優先
順位制御回路とする場合には信号Ｘとしてビジィ−信号
ＢＳＹを採用し、第１図または第２図の８人力優先順位
制机回路と組み合せて１６人力の優先順位制御回路を構
成する場合には信号Ｘとして上記応答信号ＲＰＬＹまた
はＲＰＬＹ ｉを採用する。
、または第２図の応答信号ＲＰＬＹｌのいず ＼
れか一つである。第３図の構成を独立した２人力の優先
順位制御回路とする場合には信号Ｘとしてビジィ−信号
ＢＳＹを採用し、第１図または第２図の８人力優先順位
制机回路と組み合せて１６人力の優先順位制御回路を構
成する場合には信号Ｘとして上記応答信号ＲＰＬＹまた
はＲＰＬＹ ｉを採用する。
３３０は１ピツトのレジスタである。レジスタ３３０は
例えばＤ型フリップフロップであり、ナントゲート３２
０の出力の立上りのタイミングでＲＯＭ ｊ ｏ ｏの
Ｙ０出力を保持する。３４０はＲＯＭ ｓ ｏ ＯのＹ
。出力が入力されるインバータ（以下、ＩＮＶと称スル
）、！１５０．３６０はアンド？−１−である。アンド
？−） ３５０にはＲＯＭ ３００のＹ。出力および信
号Ｘが入力され、アンドｙ−トｓｓｏにはＩＮＶ３４０
（Ｄ出力（すなわちＲＯＭ ｓ ｏ ｏのＹ０出力のレ
ベル反転出力）および信号Ｘが入力される。アンドダー
ト３５０はアンド条件成立期間中、有効（論理１１１）
な応答信号ＲＰＬＹＩＡを要求回路「１人」に出力する
。同じくアンドｆ−）１６０Ｊｄ、アンド条件成立期間
中、有効（論理１１′）な応答信号ＲＰＬＹｉＢを要求
回路ｒｉＢｌに出力する。３７０はオア？−）である。
例えばＤ型フリップフロップであり、ナントゲート３２
０の出力の立上りのタイミングでＲＯＭ ｊ ｏ ｏの
Ｙ０出力を保持する。３４０はＲＯＭ ｓ ｏ ＯのＹ
。出力が入力されるインバータ（以下、ＩＮＶと称スル
）、！１５０．３６０はアンド？−１−である。アンド
？−） ３５０にはＲＯＭ ３００のＹ。出力および信
号Ｘが入力され、アンドｙ−トｓｓｏにはＩＮＶ３４０
（Ｄ出力（すなわちＲＯＭ ｓ ｏ ｏのＹ０出力のレ
ベル反転出力）および信号Ｘが入力される。アンドダー
ト３５０はアンド条件成立期間中、有効（論理１１１）
な応答信号ＲＰＬＹＩＡを要求回路「１人」に出力する
。同じくアンドｆ−）１６０Ｊｄ、アンド条件成立期間
中、有効（論理１１′）な応答信号ＲＰＬＹｉＢを要求
回路ｒｉＢｌに出力する。３７０はオア？−）である。
オア’ｙ”−ト３７ｏには要求信号ＲＢＱｉＡ、 ＲＦ
）ＱＩＢが入力される。オアグー） Ｊ ７０の出力は
要求信号ＲＥＱｉとして第１図または第２図の優先順位
制御回路に出力される。なお、第３図の構成を独立した
２人力の優先順位制御回路とする場合には、オアｆ−）
３７０は不要となる。
）ＱＩＢが入力される。オアグー） Ｊ ７０の出力は
要求信号ＲＥＱｉとして第１図または第２図の優先順位
制御回路に出力される。なお、第３図の構成を独立した
２人力の優先順位制御回路とする場合には、オアｆ−）
３７０は不要となる。
今、第１図の８人力優先順位制御回路と勇３図の２人力
優先順位制卸回路とを組み合せて１６人力の優先順位制
御回路が１１１成されているものとする。この場合、第
１図および第３図の制御回路は２つの要求回路ｒｌＡｊ
、１Ｂ」ごとに１つずつ設けられる。そして、第１図に
おいてＣＯＭＰ１３０から出力される応答信号ＲＰＬＹ
を信号Ｘとして第３図のナンドｒ−）３２０、アンドｆ
−）３５０．３６０に：導く。また、２つの要求回路１
人」。
優先順位制卸回路とを組み合せて１６人力の優先順位制
御回路が１１１成されているものとする。この場合、第
１図および第３図の制御回路は２つの要求回路ｒｌＡｊ
、１Ｂ」ごとに１つずつ設けられる。そして、第１図に
おいてＣＯＭＰ１３０から出力される応答信号ＲＰＬＹ
を信号Ｘとして第３図のナンドｒ−）３２０、アンドｆ
−）３５０．３６０に：導く。また、２つの要求回路１
人」。
ｒＩＢＪからの要求信号ＲＥＱＩＡ 、 ＲＥＱｉＢの
論理和信号であるオアゲート３７０の出力を要求信号Ｒ
ＥＩＱｌとして＠１図の優先順位制御回路に導く。すな
わち、第３図の制御回路自身が１つの要求回路とみなさ
れる。オアｌ’−）Ｊ７（ｌの出力である要求信号ＲＦ
ＩＱｉが受は付けられると、第１図のＣＯＭＰ １３０
から論理１１″の応答信号ＲＰＬＹが出力され、当該信
号ＲＰＬＹは信号Ｘとして第３図の優先順位制御回路に
入力される。この結果、信号Ｘすなわち上記応答信号Ｒ
ＰＬＹの立上りのタイミングでアンＹ＋’−ト３５ｏ、
３６ｏのいずれか一方から応答信号が出力される。この
場合、ＲＯＭ５ｏ。
論理和信号であるオアゲート３７０の出力を要求信号Ｒ
ＥＩＱｌとして＠１図の優先順位制御回路に導く。すな
わち、第３図の制御回路自身が１つの要求回路とみなさ
れる。オアｌ’−）Ｊ７（ｌの出力である要求信号ＲＦ
ＩＱｉが受は付けられると、第１図のＣＯＭＰ １３０
から論理１１″の応答信号ＲＰＬＹが出力され、当該信
号ＲＰＬＹは信号Ｘとして第３図の優先順位制御回路に
入力される。この結果、信号Ｘすなわち上記応答信号Ｒ
ＰＬＹの立上りのタイミングでアンＹ＋’−ト３５ｏ、
３６ｏのいずれか一方から応答信号が出力される。この
場合、ＲＯＭ５ｏ。
のＹ。出力が”１１すなわち要求信号ＲＦＩＱＩＡの方
が優先順位が高ければ、アンＹｌ”−）Ｊ５゜から要求
回路「！Ａ」に対する応答信号ＲＰＬＹＩ人が出力され
る。これに対し、ＲＯＭ３００のＹ０出力が一０曾すな
わち要求信号ＲＦ！ＱＩ９の方が優先順位が高ければ、
アンドｌ’−ト３６ｏから要求回路「五Ｂ」に対する応
答信号ＲＰＬＹｉＢが出力される。また、ＲＯＭ５ｏｏ
のＹ。出力はナンドデート３２０の出力の立上りのタイ
ミングで、すなわち信号ＲＱＯＮおよび信号Ｘが論理１
１１である期間における基本り四ツク信号ＣＬＫの立下
りのタイミングでレジスタ３３０に保持すれる。レジス
タ３３０の内容は、２つの要求回路口人Ｊ 、ｒｌｎＪ
のうちの最新の受を要求回路を示している。そして、レ
ジスタ３３０の内容が変化することによってＲＯＭ Ｊ
００のＡ、入力が変化し、前述したようにＲＯＭ Ｊ
００の優先順位の巡回が生じる。レジスタＳＯＯの内
容が変化するのは第３図の制御回路自身が優先順位を獲
得したとき、すなわち信号Ｘとしての応答信号ＲＰＬＹ
が有効状態となったときだけである。
が優先順位が高ければ、アンＹｌ”−）Ｊ５゜から要求
回路「！Ａ」に対する応答信号ＲＰＬＹＩ人が出力され
る。これに対し、ＲＯＭ３００のＹ０出力が一０曾すな
わち要求信号ＲＦ！ＱＩ９の方が優先順位が高ければ、
アンドｌ’−ト３６ｏから要求回路「五Ｂ」に対する応
答信号ＲＰＬＹｉＢが出力される。また、ＲＯＭ５ｏｏ
のＹ。出力はナンドデート３２０の出力の立上りのタイ
ミングで、すなわち信号ＲＱＯＮおよび信号Ｘが論理１
１１である期間における基本り四ツク信号ＣＬＫの立下
りのタイミングでレジスタ３３０に保持すれる。レジス
タ３３０の内容は、２つの要求回路口人Ｊ 、ｒｌｎＪ
のうちの最新の受を要求回路を示している。そして、レ
ジスタ３３０の内容が変化することによってＲＯＭ Ｊ
００のＡ、入力が変化し、前述したようにＲＯＭ Ｊ
００の優先順位の巡回が生じる。レジスタＳＯＯの内
容が変化するのは第３図の制御回路自身が優先順位を獲
得したとき、すなわち信号Ｘとしての応答信号ＲＰＬＹ
が有効状態となったときだけである。
したがって、ＲＯＭ３００の優先順位の巡回は第１図の
ＲＯＭ １２１ 、１ 、？ ２０巡回と常に同時に行
なわれるわけではない。
ＲＯＭ １２１ 、１ 、？ ２０巡回と常に同時に行
なわれるわけではない。
以上の説明から明らかなように本実施例によれば２種の
優先順位制御回路を、カスケード接続することにより、
大規模な優先順位制御回路を簡単に構成することができ
る。
優先順位制御回路を、カスケード接続することにより、
大規模な優先順位制御回路を簡単に構成することができ
る。
なお、前記実施例では第１図および第２図の
１優先順位決定回路１２０を同−ＲＯＭ内容の２つのＲ
ＯＭ１２１，１２２およびＥＸ−ＯＲ１２３で構成した
場合について説明したが、１つのＲＯＭで構成すること
を妨げるものではない。
１優先順位決定回路１２０を同−ＲＯＭ内容の２つのＲ
ＯＭ１２１，１２２およびＥＸ−ＯＲ１２３で構成した
場合について説明したが、１つのＲＯＭで構成すること
を妨げるものではない。
また、ＲＯＭに限らず、例えばＰ Ｌ Ａ（Ｐｒｏｇｒ
ａｍ−ｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ ）やｅ−
）回路など、入力内容によって一義的に決定される情報
を出力する機能を有するものであればよい。また、要求
入力数についても前記実施例に限定されるものではない
。更に前記実施例では、各要求入力の優先順位を全く平
等に巡回させた場合につｌ／）て説明したが、極めて重
要な要求入力に対してシま常時高い優先順位を与え、そ
れ以外の要求入力に対してのみ平等に優先順位の巡回を
行なわせるようにしてもよい。
ａｍ−ｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ ）やｅ−
）回路など、入力内容によって一義的に決定される情報
を出力する機能を有するものであればよい。また、要求
入力数についても前記実施例に限定されるものではない
。更に前記実施例では、各要求入力の優先順位を全く平
等に巡回させた場合につｌ／）て説明したが、極めて重
要な要求入力に対してシま常時高い優先順位を与え、そ
れ以外の要求入力に対してのみ平等に優先順位の巡回を
行なわせるようにしてもよい。
以上詳述したように本発明の曖先順位制（社）回路によ
れば優先順位を静的に可変することカーできるので、簡
単な構成でありながら複数の要求回路を平等に扱うこと
が可能となり、時間ｇ１ ｌ＠のある要求回路を数多く
使用することカーできる。
れば優先順位を静的に可変することカーできるので、簡
単な構成でありながら複数の要求回路を平等に扱うこと
が可能となり、時間ｇ１ ｌ＠のある要求回路を数多く
使用することカーできる。
Ｉ８１図は本発明の一実施例を示す回路構成図、第２図
および第３図は本発明の他の実施例を示す回路構成図で
ある。 １００ 、３３０ ・・・レジスタ、１ ｆ Ｏ、２１
０゜８２０・・・ナンドデート、１２０・・・優先順位
決定回路、１２１，１２２，３００・・・ＲＯＭ、
１２３・・・排他的論理和回路（ＦｉＸ−ＯＲ）、１３
０・・・比較器（ＣＯＭＦ）、２００・・・デコーダ。
および第３図は本発明の他の実施例を示す回路構成図で
ある。 １００ 、３３０ ・・・レジスタ、１ ｆ Ｏ、２１
０゜８２０・・・ナンドデート、１２０・・・優先順位
決定回路、１２１，１２２，３００・・・ＲＯＭ、
１２３・・・排他的論理和回路（ＦｉＸ−ＯＲ）、１３
０・・・比較器（ＣＯＭＦ）、２００・・・デコーダ。
Claims (1)
- 優先順位決定によって前回受は付けられた最優先の要求
回路の識別情報が保持されるレジスタと、このレジスタ
の保持情報および複数の要求回路からの各要求信号がそ
れぞれ入力され、これらの入力内容に基づいて次の優先
順位を一義的に決定し、その時点で最も優先順位の高い
要求回路の識別情報を出力する優先順位決定回路と、こ
の優先順位決定回路から出力される上記識別情報を上記
レジスタに保持せしめる手段と、上記優先順位決定回路
から出力される上記識別情報に基づき、優先順位決定に
よって新たに受は付けられた要求回路を判断する判断回
路とを具備することを特徴とする優先順位側（財）回路
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109511A JPS58225442A (ja) | 1982-06-25 | 1982-06-25 | 優先順位制御回路 |
| US06/505,172 US4609995A (en) | 1982-06-25 | 1983-06-17 | Priority controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57109511A JPS58225442A (ja) | 1982-06-25 | 1982-06-25 | 優先順位制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225442A true JPS58225442A (ja) | 1983-12-27 |
| JPH039492B2 JPH039492B2 (ja) | 1991-02-08 |
Family
ID=14512114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57109511A Granted JPS58225442A (ja) | 1982-06-25 | 1982-06-25 | 優先順位制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4609995A (ja) |
| JP (1) | JPS58225442A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4794516A (en) * | 1985-10-31 | 1988-12-27 | International Business Machines Corporation | Method and apparatus for communicating data between a host and a plurality of parallel processors |
| US4881195A (en) * | 1986-11-26 | 1989-11-14 | Rockwell International Corp. | Multi-requester arbitration circuit |
| US4958277A (en) * | 1987-07-24 | 1990-09-18 | Motorola, Inc. | Queued serial peripheral interface for use in a data processing system |
| US5311461A (en) * | 1988-12-30 | 1994-05-10 | International Business Machines Corp. | Programmable priority and selective blocking in a compute system |
| US5203007A (en) * | 1988-12-30 | 1993-04-13 | International Business Machines Corporation | Overriding programmable priority and selective blocking in a computer system |
| US5095460A (en) * | 1989-04-25 | 1992-03-10 | Digital Equipment Corporation | Rotating priority encoder operating by selectively masking input signals to a fixed priority encoder |
| CA2115731C (en) * | 1993-05-17 | 2000-01-25 | Mikiel Loyal Larson | Dynamically programmable bus arbiter with provisions for historical feedback and error detection and correction |
| KR0144022B1 (ko) * | 1995-05-15 | 1998-08-17 | 김주용 | 엘알유에 의한 중재기 |
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| AU5273100A (en) | 1999-05-17 | 2000-12-05 | Foxboro Company, The | Methods and apparatus for control configuration with versioning, security, composite blocks, edit selection, object swapping, formulaic values and other aspects |
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| US6788980B1 (en) | 1999-06-11 | 2004-09-07 | Invensys Systems, Inc. | Methods and apparatus for control using control devices that provide a virtual machine environment and that communicate via an IP network |
| AU6615600A (en) | 1999-07-29 | 2001-02-19 | Foxboro Company, The | Methods and apparatus for object-based process control |
| US6473660B1 (en) | 1999-12-03 | 2002-10-29 | The Foxboro Company | Process control system and method with automatic fault avoidance |
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-
1982
- 1982-06-25 JP JP57109511A patent/JPS58225442A/ja active Granted
-
1983
- 1983-06-17 US US06/505,172 patent/US4609995A/en not_active Expired - Fee Related
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
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| JPH039492B2 (ja) | 1991-02-08 |
| US4609995A (en) | 1986-09-02 |
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