JPS6155771A - 裁定装置及び裁定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ０従来の技術 り８発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 Ｆｌ、全般説明（第１Ａ図、第１Ｂ図、第２図）Ｆ２．
アダプタにおけるデータの流れ図（第３図）Ｆ３．裁定
装置の動作（第４図） Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） Ｆ５．割込み動作におけるデータの流れ（第６図）Ｇ０
発明の効果 Ａ、産業上の利用分野 本発明は一般にデータ通信プロセッサおよびマルチプロ
セッサのアーキテクチャ、特に、割込みおよびＤＭＡバ
ス要求制御のアーキテクチャおよび方法に係る。

本出願は同時出願の米国特許出願第６４４８８９号（１
９８４年８月２７日出願）、同第６４４８８８号（同前
）に密接に関連する。

Ｂ、開示の概要 本発明の裁定装置および方法では、複数の潜在的な要求
元からの要求線は、裁定装置への割込みおよびＤＭＡバ
ス要求信号線として作用する。裁定装置は競合する要求
元の優先順位を決定し、許可信号を生成する。要求元は
、受取った許可信号を、割込み肯定応答信号を受取った
かどうかに応じて１割込み許可またはバス使用許可と解
釈する。

この動作により、複数の要求元からの許可要求線がマル
チプレックスされるので、相互接続の複雑さと費用が大
幅に減少する。１つの割込み許可兼バス使用許可マルチ
ワイヤ信号ケーブルが裁定装置から個々の要求元に接続
される９割込みまたはバスのアクセスを許可された個々
の要求元に接続された１本の線に許可信号が現われる。

要求元からの割込み要求はＯＲされると同時に、制御マ
イクロプロセッサに送られる。裁定装置は制御マイクロ
プロセッサの制御によりどの要求元にアクセスが許可さ
れるかを裁定し、裁定装置は、選択された装置に割込み
許可またはＤＭＡ許可信号を送る。裁定装置による許可
および要求線の二重使用゛により、マルチブレクシング
における相互接続が減少される。

Ｃ０従来の技術 ＤＭＡバスアクセスまたはプロセッサ割込みの同時要求
による競合を調停する裁定回路は以前からよく知られて
いる１例えば、マルチマスクシステムバスプロトコルを
与えそしていくつかの異なった種類のマイクロプロセッ
サの１つとの同期を可能にする、インテル社のモデル８
２８９バス裁定装置がある。この装置は、そのインタフ
ェースで競合する要求の裁定に関与するプロセッサのワ
ークロードを大幅に軽減するのに有効であるが。

裁定装置を含む高価な素子の付加が必要であり。

かつ複数の接続線を、それらが要求装置とプロセッサ自
体の間で使用されたように、要求装置と裁定装置の間で
も使用しなければならないので、全体として配線の複雑
さは殆んど軽減されない、また、この装置は、プロセッ
サで競合する割込み要求を裁定する問題に取組むもので
はない。

同様に、従来のプロセッサは、優先順位割当により要求
元を定期的にポーリングするか、または競合する要求を
内部的に裁定することにより、競合する要求元によるバ
スアクセスまたは割込みサービスの要求を裁定した。こ
れらの方法はどれも、制御マイクロプロセッサの介入を
かなり必要とするので、制御プロセッサが他のタスクを
処理する能力は低下し、多くの競合する要求および許可
の信号を送るのに必要な配線の複雑さおよび費用は全体
として少しも軽減されない。

Ｄ０発明が解決しようとする問題点 前述のような従来の技術の欠点にかんがみ、本発明の目
的は、バス使用許可または割込み許可線の共通な一組を
裁定装置によりマルチプレックス方式で使用して１選択
された要求元に許可信号を送る割込みおよびバス要求の
裁定装置および裁定方法を提供することである。更に本
発明の目的は。

要求元にインタフェースされた共用制御線紙に許可信号
をマルチプレックスすることにより、相互接続配線およ
び信号線を大幅に減少する裁定装置および方法を提供す
ることである。

Ｅ１問題点を解決するための手段 前記その他の本発明の目的は、良好な実施例に示すよう
に、優先順位裁定装置から個々の要求装置に接続する、
バス許可兼割込み許可を可能にする共用線を設けること
によりかなえられる。装置からの割込み要求は互いにワ
イヤードＯＲされ、割込みをサービスすることになって
いる制御マイクロプロセッサへの１つの共通線に送られ
る。このマイクロプロセッサは１割込みを許可する時点
を決め、裁定装置に知らせる。裁定装置は、競合する要
求元を優先順位に基づいて裁定し、最終的に割込み許可
が与えられる要求元を選択する１割込み許可信号は、選
択された要求元に特に接続された許可指示線により送ら
れる。要求元は、制御マイクロプロセッサからの割込み
肯定応答信号の存在により、バスアクセスまたは割込み
サービス要求が肯定応答されていることを知る。バスア
クセスまたは割込みを許可された特定の要求元に。

その要求元に接続された裁定装置からの信号線により、
前記許可が通知される。裁定装置から各要求装置には１
つの許可を可能にする腺しか接続されず、許可信号線は
、バスアクセス許可または割込みサービス許可のどちら
かを表示する二重の目的を有するので、相互接続数の合
計は大幅に減少し、費用も少なくてすむ、競合する要求
を処理する裁定装置の使用により、マイクロプロセッサ
はハウスキーピングの仕事から大幅に解放される。

従って、マイクロプロセッサは、割込み要求またはバス
アクセス要求の適切な許可のタイミングに専念できる。

更に、ＤＭＡ動作モードの簡略化のため、裁定回路にレ
ジスタを設け、競合に勝った要求元を識別する信号を記
憶する。このレジスタは、求められている要求の種類を
表わす信号も保持する。割込みモードでのロジックは、
これらの信号を、ベクトル化された割込み番号生成のベ
クトルとして送る。これらの信号は、制御マイクロプロ
セッサが所定の割込みをサービスするための命令を取出
すべき、メインメモリ内のロケーションを識別するのに
用いられる。

本発明により、マイクロプロセッサのタスクは大幅に簡
略化され、システム全体の費用および複雑さも大幅に少
なくなり、しかもマイクロプロセッサの介入が減少する
ので、スループットを高めることができる。

Ｆ、実施例 Ｆｌ、全般説明（第１Ａ図、第１Ｂ図、第２図）次に本
発明の良好な実施例を図面を参照して説明する。同一の
要素が、説明の箇所により、または図面によって表現が
異なることがであるが、同じ参照番号を用いる限り同一
のものである。

本発明の実施例は、当業者がプロセッサの割込み、特に
モトローラ６８０００のようなプロセッサの場合につい
てその概要を承知しているという前提で説明する。実施
例では特にこのようなプロセッサを用いるが、本発明は
特定のプロセッサに限定されるものではない、従って、
詳細な流れ図やマシンコードリストは、本発明の理解に
は必要としないので１本明細書には記載しない、このよ
うなリストは、特定のプロセッサの動作で用いるのに限
定され、実行すべき機能および特定のプロセッサ用にセ
ットされた命令を理Ｍできる通常の技術を有する者であ
れば容易にプログラミングすることができる。

第２図は１本発明の良好な実施例における高いレベルの
全体的なアーキテクチャおよびデータの流れを示す０図
面下部のユーザインタフェースと表示された破線から下
の装置はすべて普通の通信設備であって、モデム、通信
回線、ターミナル。

集合制御装置およびホストＣＰＵを含む。これらの装置
はすべて異なった速度、プロトコルおよびデータ形式で
運用され、本発明の良好な実施例の通信アダプタの通信
ボートにインタフェースされる。ホストＣＰＵへ又はホ
ストＣＰＵからのメツセージは１図面上部に示さ九た、
種々の内部レジスタ空間を含む破線枠内のメインメモリ
（ＲＡＭ）１６にある待ち行列に加えられる。メインメ
モリ１６内の特定の内部レジスタは別に図示されている
。メインメモリ１６の待ち行列内のメツセージは、個々
の通信アダプタ７により制御されるＤＭＡを介して直接
にロードされる。各アダプタは制御読プロセサと同じタ
イプのマイクロプロセッサを有する。各アダプタには、
それが取付けられているユーザ及び与えられた通信ボー
トのプロトコル、フォーマット及び所望のスピードに従
ってメツセージをフォーマツティングあるいはデフォ−
マツティングする役割が与えられている。従って。

メインメモリ１６とのデータ交換は、フレーム文字、同
期文字等を含まない純粋なデータ交換であるので、複数
のユーザ間の通信が容易になる。ユーザはすべて、ユー
ザごとに異なったプロトコルおよびフォーマットを用い
てそのユーザに関する限りトランスペアレントな方法で
通信を行なうことができる。なぜなら、ユーザがインタ
フェースする個々のアダプタ７は、必要に応じてプロト
コルおよびフォーマットの間の変換を行なう複雑なタス
クを処理し、通信を可能にするからである。

第２図で、構内のユーザターミナル１は、集合制御装置
ｉ！６を介して通信アダプタ７の通信ボート９に接続可
能な装置の１つとして図示されている。

アダプタ７は、ユーザからのメツセージ、または遠隔地
のホストＣＰＵ４からユーザへのメツセージを処理する
通信コントローラ・メツセージ集線装置・マルチプレク
サ内に設けられている。電話回線が遠隔地への通信に必
要となる場合、ユーザインタフェースのモデム５（外部
）が図示のように使用される。サービスアダプタ８は１
通常の動作モードでは通信アダプタであり、ＤＭＡ／Ｍ
ＭＩＯインタフェース（インタフェース１０）にインタ
フェースされる。インタフェース１０は。

他のアダプタ７も使用するシステムデータバスおよびア
ドレスバスならびに制御線を含む、専用サービスバスお
よびアドレスバスを含む専用サービスインタフェース（
インタフェース１１）は、図示のように、通信回線およ
び遠隔地のモデム５を介してリモートのターミナル３に
接続されたサービスモデム５を介して受取ったコマンド
によりサービスアダプタ８が使用することができる。専
用サービスインタフェース１１はサービスアダプタ専用
のＲＯＭ１７を含む、ＲＯＭ１７は制御および診断ルー
チンを含み、リモートのターミナル３からアクセスし、
マシン全体の素子を動作させてエラーのソースを発見す
ることができる。ＰＳ（プログラム状態）レジスタ１８
えよびＢＥ／ＭＣ（バスエラー／マシンチェック）レジ
スタ１９は特に、制御プロセッサ１５がたとえ使用禁止
または動作不能になることがあっても、専用サービスイ
ンタフェース１１により使用することができる。

ユーザターミナルエからのデータの流れは、通信アダプ
タ７、ＤＭＡ／ＭＭＩＯインタフェース１０．３状態ド
ライバ／レシーバ（ＴＳ）１２゜およびシステムバス１
３を介してメインメモリ（ＲＡＭ）１６に至る。他のレ
ジスタ１８〜２３もＲＡＭ１６の一部分であるが、別個
に図示されている。従って、第２図で破線枠内のすべて
の部分は実際にはＲＡＭ１６の一部分である。

３状態ドライバ／レシーバ（ＴＳ）１４は制御プロセッ
サ１５のインタフェースを分離する。また、他のＴＳ（
第１Ｂ図３４）よりアダプタ７の通信アダプタインタフ
ェースがＤＭＡ／ＭＭＩＯインタフェースから分離され
る。

第２図の基本的マシンは最大１６の通信回線に対応する
アダプタ７をサポートし、アダプタ７は１つまたは２つ
のボート９をサポートすることができる。なお、図示さ
れてはいないが、基本的マシンは、多くの、マイクロプ
ロセッサによるシステム設計で通常行なわれるように、
制御プロセッサの制御プログラムを記憶するためのデイ
スケットアダプタおよび駆動装置も含む。このディスケ
ットアダプタおよび駆動装置は、アダプタ７と同ばタイ
プのインタフェース１０によりインタフェースされるが
、これは本発明の理解には不要であるので沿示を省略す
る。

本発明の良好な実施例では、制御プロセッサ１５はモー
トローラ社のＭＣ６８０００を用いることがある。ＭＣ
６８０００はクロック周波数８ＭＨｚのプロセッサで、
１６ビツトの両方向性データバスと、上位データストロ
ーブおよび下位データストローブの両者を組込む２３ビ
ツトアドレスバスを提供するので、１６Ｍバイトを越え
るメモリアドレシング範囲が与えられる。良好な実施例
でＭＣ６８０００は、８個の３２ビツトデータレジスタ
、７個の３２ビツトアドレスレジスタ、ユーザスタック
ポインタ、監視スタックポインタ。

３２ビツトプログラムカウンタおよび１６ビツトステー
タスレジスタを提供する。データレジスタは、８ビツト
バイト、１６ビツトワードおよび３２ビツトの長いワー
ドのデータを操作するのに使用される。アドレスレジス
タおよびシステムスタックポインタは、製品の文献に記
載されているように、ソフトウェアスタックポインタお
よびベースアドレスレジスタとして使用することができ
る。

更に、レジスタは１６ビツトおよび３２ビツトのワード
のアドレス操作に使用することもできる。

また、レジスタはすべて、インデックスレジスタとして
使用することができる。

ＭＣ６８０００は、当業者にはよく分っているように割
込み駆動型プロセッサである０種々の割込レベルとそれ
らの相互作用については後で説明する。先ず、第１Ａ図
および第１Ｂ図で、全体的なデータの流れおよび制御ア
ーキテクチャについて詳細に説明する。

第１Ａ図と第１Ｂ図は一点鎖線部分で上下に接続される
。第１Ｂ図の中央から少し上方寄りの破線はＤＭＡ／Ｍ
ＭＩＯインタフェースのすべての素子を区分している。

この破線の下側にアダプタ７およびＴＳ　（３状態ドラ
イバ／レシーバ）３４がありすべてのアダプタ７および
ポート９はＴＳ３４により制御ユニットと分離される。

これらのアダプタ７の各々には識別分の番号が付与され
ている。各アダプタ７は、１つまたは２つのポート９を
インタフェースすることができ、ディスケットアダプタ
（図示せず）またはサービスアダプタ８のような専用機
能を有するものもある。データの流れは、ポート９から
個々のアダプタ７に、更にアダプタ７からＴＳ３４を径
てＭＭＩＯインタフェースバス１０に達するが、ＴＳ１
２によりシステムのデータバスおよびアドレスバス１３
から分離される０個々のアダプタ７は、割込みサービス
またはメインメモリ１６のＤＭＡアクセスが必要になる
と、バス要求（ＢＲ工〜Ｂ　Ｒ，）または割込要求（Ｉ
Ｒ）信号を生成する。これらの要求信号は線５０または
共通割込線（ＩＲ）を介して裁定装［／ＩＶＮ（割込み
ベクトル番号）発生器２９に送られる。ＩＲ倍信号裁定
装置１／ＩＶＮ発生器２９およびＩＣＬ　（割込み制御
ロジック）６６に供給される。

ユーザからの入力データはアダプタ７でフレーム文字お
よびフォーマット文字が取除かれ、トランジスタロジッ
クレベルに変換される。アダプタ７は、裁定装置でバス
アクセスが許可されると、個々のアダプタプロセッサに
よりセットアツプされた位置で、ＤＭＡ動作によりデー
タバスからメインメモリ１６にデータを直接転送する。

アダプタ７でアダプタプロセッサへのサービスが必要な
場合、割込み要求が、裁定装置ｉ！／ＩＶＮ発生器２９
により、競合する他の割込み要求の中で調整され、アー
キテクチャの物理的位置により決まる最高の優先順位の
アダプタ７が選択されると、裁定装置／ＩＶＮ発生器２
９は、メインメモリ１６内の開始アドレスを与える割込
みベクトル番号を生成し、制御プロセッサ１５は命令を
取出し、アダプタ７が指示する特定のタイプの割込みを
実行する。

種々のマシン制御１ＭＭＩ○制御機能およびデコーダ、
割込み制御ロジック、バスエラー／マシン検査ロジック
ならびにエラー制御について、以下個別に説明する。

１１′ユニット判゛みレベル 図示のシステムでは、制御ユニットは前述のＭＣ６８０
００のマイクロプロセッサを用いている。

本発明で使用しているように、このマシンは８つの割込
みレベルと１つの全体的な割込みレベル（最高の優先順
位）の例外条件を有する。これらのレベルおよび条件の
本発明に関連する点について説明する。

バスエラーレベル：これは全体的なエラーレベルの例外
で、エラーが検出され、制御プロセッサ１５がバスを制
御している場合に、エラー検出、システムの３状態およ
び記憶装置の制御ロジック２７によりアクティブになる
。このエラーは、ＢＥ／ＭＣレジスタ２６がリセットさ
れ、かつ外部バスのＴＳ１２が再び使用可能になるまで
、インタフェース１０を使用禁止する。制御ユニツｊ・
のＩＣＬ６６は、バスエラーが生じた後に割込みがサー
ビスされるのを阻止する。ＩＣＬ６６は割込みを禁止す
るラッチを含む、このラッチがリセットされると再び割
込みが可能になる。

割込みレベル７：このレベルは本発明とは無関係なディ
スクダンプおよび検査機能に割当てられる。

割込みレベル６：アダプタ７はこのレベルで制御割込み
を要求し、裁定装置／ＩＶＮ発生器２９により割込みベ
クトル番号が生成される。制御割込みは、アダプタ７に
より生成される３つの割込みクラスの１つで、他の２つ
は、動作割込みとアダプタマシン検査である。後者の２
つの割込みクラスは、後述の割込みレベル１で生じる。

これらの割込みは、割込み許可（ＢＧ）信号により割込
みが肯定応答（ＡＣＫ）されているアダプタ７によりリ
セットされる０割込み許可信号についてはＤＭＡインタ
フェースの項で説明する。

（以下余白） 他のレベル６の割込みは、サービスモードでサービス機
能に専用さ九るサービスアダプタ８がらの割込みである
。

割込みレベル５：これは、アドレスがｆｆｌ別されたこ
とを制御プロセッサ１５に知らせるアドレス検出割込み
である。この割込みはレベル５の割込みＡＣＫサイクル
を復号することによりリセットされる。

割込みレベル４：これは、アダプタ７がバスマスタで、
エラーが制御ロジック２７により検出されるとアクティ
ブになるマシン検査レベルである。

このレベルは、デコーダ２８を介して制御プロセッサ１
５により指示されたＭＭＩＯコ、マントでリセットされ
る。

割込レベル３：これはエラー回復レベルの割込みで０割
込みレベル４がセットされるとセットされ、レベル３で
割込みＡＣＫサイクルの復号によりリセットされる。こ
のレベルはまた、制御プロセッサ１５で用いられる制御
プログラムの動作レベルである。

割込レベル２は予備のレベルである。

割込みレベル１：このレベルは、アダプタ７からの動作
割込みおよびマシン検査割込みの場合に使用され、裁定
袋［／ＩＶＮ発生器２９により割込みベクトル番号が生
成される。

割込みレベルＯ：これは、最も低いアプリケーションタ
スク動作レベルの割込みである。このレベルのアプリケ
ーションタスクは完了または停止点のいずれか早く起き
る方の時点まで続行する。

メモリデータフロー 記憶制御装置とメインメモリ１６の間のデータ転送は、
１６データピツトと２パリテイビツトを含む１８ビツト
のインタフェースを用いる。メインメモリ１６の割込み
動作の場合、データは、１バイトまたはワードとして、
制御プロセッサ１５または接続されているアダプタ７の
１つから書込むことができる。ＥＣＣ（エラー修正コー
ド制御ロジック）３０は、１６データピツトに関連して
６ビツトのエラー修正コードを生成する。従って。

１バイトの書込みを必要とする書込命令は、読取リ・変
更・書込サイクルを用い、６検査ビツトは１６ビツトの
ワードのステータスを正確に反映する。１ワードまたは
半ワードの動作は、制御プロセッサ１５によりセットさ
れた上位または下位のデータストローブによって選択さ
れる。アドレスチャネルの最下位ビットは、予定のデー
タ転送のタイプと組合わせて上位のデータストローブで
使用する。若しこのビットが０なら、上位のデーメス１
−ローブが生じる。若しこのビットが１なら。

下位のデータストローブが生じる。アダプタ７からのＤ
ＭＡ魯込みの場合の一定の書込動作は全ワード（２バイ
ト）動作を必要とする。ＤＭＡインタフェースにより、
ワード転送の要求を制御ロジック２７に送ると上位およ
び下位のデータストローブがアクティブになり、２つの
データストローブが生じる。

全ワード書込み動作で、６個のＥＣＣ検査ビットがＦＣ
Ｃ制御ロジック３０で生成され、１６データピツトとも
にメインメモリ１６に書込まれる。

ワード書込み動作はバイト書込動作を除き１メモリサイ
クルしか必要としないが、バイト書込動作の場合、アド
レスが与えられたバイトは、関連するバイトおよび６検
査ビツトともにアレイから読取られる。書込まれる予定
のバイトは新しいデータを反映するように変更され１次
いで１６データピツトを用いて新しい６検査ビツトが生
成される。

それによって生じる１６データピツトおよび新しい６検
査ビツトはメインメモリ１６に再書込みされる。

システムロジック システムロジックは通常、変更しないまま設けられてい
るので、そのすべてが図面に詳細に示されてはいない、
システムロジックは、クロック生成ならびに種々の論理
機能のタイミング信号、使用可能になれば０．５秒ごと
にレベル１の割込みを生じるプログラムイネーブルタイ
マまたはカウンタ、カード選択、チップ選択、ＲＯＭお
よびＲＡＭのアドレス復号ならびにリフレッシュ動作。

デコーダ２８に示すようなメモリマツプ１７０機能を含
む、このブロックは、操作員の制御パネル（図示せず）
のプログラム制御のアドレスの復号、システム制御ラッ
チおよびＴＳのセットおよびリセット、ならびに制御プ
ロゼツサ１５からアブブタ７への割込み要求の機能を含
む。

システムロジックにおける新しい機能ユニットは裁定装
置／ＩＶＮ発生器２９である。これは、アダプタ７から
の割込み要求の°裁定、ＤＭＡ動作で制御プロセッサ１
５へのＤＭＡバス要求の裁定。

バス許可ＡＣＫ信号の生成による、ＤＭＡ動作の記憶サ
イクルの制御、およびＤＭＡ動作中の３状態アドレスお
よびデータバスの制御を処理し、また１割込みベクトル
番号生成および割込み要求裁定も処理する。

バスエラー／マシン検査レジスタ ＢＥ／ＭＣレジスタ２６は、エラーが検出されるごとに
エラー表示を記憶する。エラーが検出され、制御プロセ
ッサ１５がバスマスタである場合。

このレジスタでビットがセットされ、バスエラー信号は
、１サイクルの間アクティブになる。その結果、バスエ
ラー例外処理ルーチンが実行される。

個々のアダプタ７がバスマスタのときエラーが制御プロ
セッサ１５で検出されると必ずＢＥ／ＭＣレジスタ２６
でビットがセットされ、エラーが検出されたときにアダ
プタ７がバスマスタであったことを表示する。ビットは
、エラーの原因を表わすのにもセットされ、制御プロセ
ッサ１５へのレベル４の割込みがアクティブになる。こ
の動作により、レベル３の割込みによるエラー回復ルー
チンも実行される。また、アダプタ７がバスマスタのと
きエラーが発生すると、バスマスタの番号は。

裁定装置／ＩＶＮ発生器２９にあるロジックに記憶され
、後に、制御プロセッサ１５からのＭＭＩＯ命令により
読取ることができる。

エラー信号は、どのプロセッサがバスマスタであるかど
うかに関係なく、常にＤＭＡインタフェースのレベルに
活性化される。若しあるアダプタ７が現にバスマスタで
あれば、このエラー信号により、そのアダプタ７はＤ　
Ｍ　Ａ　１′ンタフエースへのすべての信号を使用禁止
する。ＢＥ／ＭＣレジスタ２６のビットがセットされる
と、すべてのアダブタフのＤＭＡアクセスは阻止される
。ＢＥ／ＭＣレジスタ２６には１６のビットがあり、そ
の出力Ｅユ〜Ｅ、は、第１Ｂ図に示すように、制御ロジ
ック２７に供給される。前記１６ビツトのそれぞれの意
味は下記のように定義される：ビットＯ：このビットは
パリティエラーである。

パリティ検査は、ＥＣＣ制御ロジック３０で書込まれた
データ、または制御プロセッサ１５の入力で読取られた
データについてＰＣ（バリテイチェツ゛力）３１および
３２により実行される。ＰＧ（パリティ発生器）３３は
制御プロセッサ１５の出力で動作し、所要のパリティ出
力を生成する。

ビット１：このビットはメインメモリ　（ＲＡＭ）１６
からの二重ビットエラーである。ＥＣＣ制御ロジック３
ｏは単一ビットエラーを修正することができるが、二重
ビットエラー（ＤＢＥ）は、図示のように、ＢＥ／ＭＣ
レジスタ２６に入力するＤＢＥ信号をアクティブにする
。エラーが生じたときのバスマスタは、後に説明するよ
うに、ビット６により表示される。二重ビットエラーは
ＲＡＭ１６内で生じる可能性が最も大きい。

ビット２：これはリフレッシュアンダーライン（ＲＵ）
である、このビットはＲＡＭ１６により生成され、ＢＥ
／ＭＣレジスタ２６にＲＵ倍信号して供給される。この
動作は、リフレッシュ選択サイクルが、ＲＡＭ１６の動
的リフレッシュに必要な指定された時間内にアクティブ
でなかった場合に生じる。

ビット３：これはアクセスエラー／データＡＣＫタイム
アウトエラービットである。このエラーは下記の７項目
のいずれかの原因により生じる：（ａ）ＲＡＭ１６の保
護領域への書込みが試みられた。

（ｂ）アダプタ７によるＲＡＭ１６内のＭＭＩＯ空間へ
のアクセスが試みられた。

（Ｃ）スーパバイザデータモードではないときに制御プ
ロセッサ１５によりＭＭ　Ｉ　Ｏ空間がアクセスされた
。

（ｄ）ＲＡＭ空間に実現されていない領域の読取りまた
は書込みが試みられた。

（ｅ）ＲＯＭ１７の書込みが試みられた。

（ｆ）４マイクロ秒内に付属装置！（記憶制御装置また
はアダプタ）から制御プロセッサ１５にデータ転送肯定
応答（ＡＣＫ）が返されなかった。

（ｇ）バスマスタになっているアダプタ７が４マイクロ
秒内にストローブを非アクティブにしなかった。

これらの原因の中のどれによってエラーが生じたかは、
次に説明するように、ＢＥ／ＭＧレジスタ２６にある他
のそれぞれのビットがセットされているかどうかによっ
て決まる。

ビット４：これはタイマ割込みがリセットされていない
ことを表わす。

ビット５：これはＤＭＡタイムアウトである。

このビットは、バス許可（Ｂ　Ｇ）信号を受取ったアダ
プタ７が２マイクロ秒内にバス許可ＡＣＫ信号を返さな
い場合にセットされる。

また、２マイクロ秒以上前に肯定応答されたデータ転送
をアクティブにする制御プロセッサ１５からのＭＭＩＯ
命令により選択されたアダプタ７はこのビットをセット
し、バスマスタのアダプタ７による転送サイクルの開始
の失敗もこのビットをセットする。これは２マイクロ秒
内にアドレスストローブをアクティブにしないアダプタ
７により指示され、このビットがセットされる。

ビット６：これはバスマスタ標識である。このビットが
セットされでいる場合、エラーが検出されたときのアダ
プタ７はバスマスタであったことを意味する。

ビット７：これはアクセスタイプの標識である。

このビットがセット°されている場合、エラー発生２時
の動作は読取り動作であってことを表わし、このビット
がセットされていない場合は、書込み動作でエラーが発
生したことを表わす。

ビット８：これはＲＡＭ書込み領域は保護規定違反であ
る。これは、スーパバイザデータモード以外で、アダプ
タ７または制御プロセッサ１５がＲＡＭ１６の保護領域
に書込みを試みたことを表わす。

ビット９〜１１：これらのビットはＲＡＭカード選択ビ
ットで、エラーが検出されたときにＲＡＭ１６のどの記
憶セクションが選択されていたかを表わす。

ビット１２：このビットはＲＯＭカード選択ビットで、
エラーが生じたときにＲＯＭカードが選択されていたこ
とを表わす。

ビット１３：このビットは、制御プロセッサ１５が停止
されたことを表すす停止ビットである。

ビット１４および１５：これらは未使用の予備ビットで
ある。

メモリマツブトＩ１０　　ＭＭＩＯ デコーダ２８は、制御ラッチのセットおよびリセット、
制御情報のアダプタ７への書込み、および必要なときア
ダプタ７のＭＣレジスタの読取りに使用される。一般に
、ＭＭｚｏ動作は、アドレスバスのアドレス可能範囲を
有するが、記憶空間には割当てられていないアドレスの
復号によって制御されたＩ１０動作を構成する。これら
のアドレスは、復号されると、制御プロセッサ１５また
は接続されているアダプタ７の制御命令として使用され
る。ＭＭＩＯ動作は制御プロセッサ１５により開始され
制御される。動作自体は、アドレス指定されたＭＭＩＯ
空間へまたはデータを転送する１つのロード命令または
書込み命令の実行からなる。ＭＭＩＯ動作の場合、制御
プロセッサ１５はバスマスタであり、動作はスーパバイ
ザデータモードで実行されなければならない、ＭＭＩＯ
により実行されるのはニ アダブタフのリセット（各アダプタ７はこのコマンドに
対する特定のＭＭＩＯアドレスを有する）アダプタ７の
イネーブル、アダプタ７のディスエーブル、指定された
アダプタ７への割込み、指定されたアダプタ７でのマシ
ン検査レジスタの読取り１個々のアダプタ７へのサービ
ス割込みのセット、または基本的な保証検査のないアダ
プタ７のリセット、もしくはディスケットアダプタのプ
ログラムスイッチの読取りの動作である。

第１Ａ、Ｂ図に示す設計では１８個までのアダプタ７が
使用されることがあり、これらはその物理的位置により
優先順位が指定される。これらのアダプタ７は順次に番
号が付与され、＃１のアダプタ７には、裁定袋ｆｉ！！
２９の制御ユニットで最低の優先順位のＤＭＡおよび割
込みが指定さ九る。

最高の優先順位は、ディスケットアダプタ機能に予約さ
れている＃１８のアダプタ７に付与される。

ＭＭＩＯＭＣレジスタ御プロセッサ１５または記憶制御
装置とともに設置された種々のシステム制御機能を復号
するデコーダを有するが、４つの特定のＭＭＩＯ命令は
他の素子に割当てられる。

これらの素子には、バスマスタレジスタ（図示せず）　
、ＤＣ（データ比較）レジスタ２３、ＡＣ（アドレス比
較）レジスタ２２およびＦＳ（Ｉａ能選択）レジスタ２
４がある。

ＤＭＡ　　直　記憶アクセス 図示のアーキテクチャにおいて、直接記憶アクセスは、
１バイトまたは複数バイトすなわちワードをメインメモ
リ１６へまたはメインメモリ１６から転送することがで
きるバスマスタ開始の工１０動作である。バスは、１８
ビツト（１６データピツトと２パリテイビツト）の両方
向性データを、メインメモリ１６および接続されている
アダプタ７またはメインメモリ１６の間および制御プロ
セッサ１５の間に供給する。そのため、バスマスタは、
バスに接続され、システムバスを制御することができる
ユニットと定義される。バスマスタは、データ転送の方
向を決め、アドレスおよび制御情報を供給して転送を管
理し、書込み動作中、データを供給する。’ＤＭＡに接
続されたいくつかのユニットはバスマスタになることが
できるから、裁定袋［２９による裁定は、任意の１つの
時点でどのユニットがバスマスタとして動作するかを決
める。

ＤＭＡ動作中に、ＲＡＭ１６の記憶空間へのアクセスは
実アドレスを用いる。アダプタ７によるＤＭＡ動作は、
使用するアドレスをアダプタ７によってセットアツプす
るデータ転送である。インタフェースは一般的なりＭＡ
の場合を処理することが可能である。その場合、ＤＭＡ
コントローラは開始アドレスによりセットアツプされる
が、この動作は本設計では実現されない。個々のアダプ
タフは、開始アドレス位置および制御プロセッサ１５か
らのカウントを入手し、アドレス情報を記憶する。アド
レス情報はＤＭＡを介して、接続されているアダプタ７
に転送されるが、この転送はアダプタ７自身によって開
始され、制御される。

メインメモリ１６には各アダプタ７に割当てられる指定
された予何の空間はなく、アダプタ７に割当てられる記
憶空間は時間によって異なることがある。

ＤＭＡインタフェース ＤＭＡインタフェースは１６データピツトと２パリテイ
ビツトからなる１８ビット幅の両方向性データバスを含
む、このデータバスは完全にアクティブである。ＤＭＡ
読取り動作中、または制御プロセッサ１５からアダプタ
７へのＭＭＩＯ！込み動作中、データバスは制御プロセ
ッサ１５に接続された制御ユニットロジックにより駆動
される。

アドレスバスはマルチポイントの２３ビツトバスで、か
つ両方向性で完全にアクティブである。

ＤＭＡ動作が行なわれていない場合、外部アドレスバス
は制御プロセッサ１５により駆動され、アドレスを監視
することが可能である。このバスは。

制御プロセッサ１５から、アダプタプロセッサ４２への
ＭＭＩＯ制御動作中、制御プロセッサ１５に接続された
ロジックにより駆動される。

書込み信号線：これはバスマスタにより駆動されるマル
チポイント信号線である。書込み信号は。

すべてのＩ１０１００データバスによる転送方向を、３
状態分離制御ロジック（図示せず）に指示する。この動
作は後に詳細に説明する。ＤＭＡ動作中、この信号の活
性化はバスマスタからＲＡＭ１６へのデータ転送を指示
する。この信号の非活性化はＲＡＭ１６からバスマスタ
へのデータ転送を指示する。この動作は本明細書では読
取り動作という。

ＤＭＡインタフェースにおけるその他の制御線およびバ
スは下記のものを含むニ レベル１割込み：これは、制御プロセッサ１５の未定の
レベル１割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。アダプタ７は、データ割込み
またはアダプタ７のマシン検査割込みを生じると、この
信号線を活性化する。

レベル６割込み：これは、制御プロセッサ１５の未定の
レベル６割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。これは、制御割込みがサービ
スを要求すると活性化さ、れる。

レベル１割込みＡＣＫ信号もサポートされ、この信号は
、アダプタ７からのレベル１割込みの割込みＡＣＫサイ
クルが実行されると制御プロセッサ１５により活性化さ
れる。レベル６割込みの八〇に信号は、レベル６の割込
みＡＣＫが実行されると制御プロセッサ１５により活性
化されるマルチポイント信号である。

バス要求／割込みＡＣＫバス：これは１８線のバスで、
各アダプタ位置に１本のバス線が割当てられる。このバ
スは、裁定装置／ＩＶＮ発生器２９によりマルチプレッ
クスされ、バス要求およびアダプタ割込み要求を処理す
る手段として作用する。制御プロセッサ１５がレベル１
割込みの割込みＡＣＫサイクルを実行すると、制御ユニ
ットにあるシステムロジックは、アダプタ７へのレベル
１割込みＡＣＫをアクティブにする。レベル６の割込み
ＡＣＫ信号が生じると、アダプタ７にレベル６割込みＡ
ＣＫ信号が与えられる。レベル１割込みＡＣＫ線がアク
ティブの場合１割込みを要求しているアダプタ７は、制
御プロセッサ１５にレベル１割込みが出されていた場合
、そのバス要求をアクティブにする。裁定装置２９はこ
れを割込み要求とみなしている。同じ動作がレベル６割
込みＡＣＫの場合にも生じる。若しレベル１またはレベ
ル６の割込みＡＣＫ信号がどちらもアクティブではない
なら、アダプタ７は、ＤＭＡ要求を有する場合、バス要
求線をアクティブにすることができる。

バス要求線動作ニレベル１またはレベル６の割込みＡＣ
Ｋ信号がアクティブでない場合、Ｄ　Ｍ　Ａ要求を生じ
るアダプタ７は、そのバス要求／割込要求線を活性化す
ることができる。これは裁定装置２９によるＤＭＡ要求
とみなされる。この線は、Ｉ１０１００バスの制御を要
する接続されたアダブタ７のどれかにより駆動される。

アダプタ７は、バス要求のためそのバス要求／割込み要
求線を活性化し、その状態を、バス要求が許可されるま
で保持しなければならない、バス要求は、レベル１また
はレベル６の割込みＡＣＫ線がアクティブ°になるか、
またはアダプタ７が使用禁止になる場合は除去される。

アダプタ７はアクセスを許可されると、その転送動作の
期間中、バスマスタになる。

割込みＡＣＫ線： 制御プロセッサ１５がレベル１割込みに応答して割込み
ＡＣＫサイクルを実行しているとき、レベル１割込みＡ
ＣＫ線はアダプタ７に対して活性化される。レベル６割
込みおよびレベル６割込みＡＣＫ線の場合も同様である
。これらのＡＣＫ信号はどちらもアダプタ７を制御して
、ＤＭＡバス要求をバス要求／割込み要求線から取除く
。若しレベル１割込みＡＣＫがアクティブなら、制御プ
ロセッサ１５にレベル１割込みを示しているアダプタ７
は、そのバス要求／割込要求線を活性化する。レベル６
割込みＡＣＫがアクティブの場合も、レベル６割込みを
示しているアダプタ７は同じように動作する６割込みは
裁定装置２９の裁定ロジックにより符号化され、最高の
優先順位を有するアダプタ７からの要求が割込みベクト
ル番号の形式で制御プロセッサ１５に示される０割込み
ベクトル番号は、示された特定のタイプの割込みの、メ
モリにあるサービスルーチンの開始アドレスを制御プロ
セッサ１５に与える。

バス許可／割込み受入れバスは、前述のように、１８信
号線のバスで、各アダプタ位置に１線ずつ割当てられて
いる。このバスはバス許可を処理する裁定装置！２９に
よってマルチプレックスされ、割込みするアダプタ７に
、その割込みが制御プロセッサ１５により受入れられて
いることを知らせる０個々のアダプタ７は、若しレベル
１またはレベル６割込みＡＣＫの間アクティブなバス許
可／割込み受入れ信号を認識すれば、制御プロセッサ１
５に示さ九ている割込みのタイプに対応する符号化され
た割込みタイプ線（３ビツト）を活性化する。裁定装置
１２９におけるマルチプレックス動作は下記のように行
なわれる。

バ丞詐可肛土 バス許可信号は、裁定装［２９のバス裁定ロジックによ
り生じ、バスをアクセスする予定の装置に与えられる。

バスを要求している装置は２つ以上あるかもしれないの
で、裁定装置ｉ！２９の裁定ロジックはどの装置にバス
制御を許可するかを決める。物理的位置に基づいて優先
順位を与える集中裁定方法が図示のように実現されてい
る。＃１の位置に設置されたアダプタ７（アダプタ＃１
８に対応することがある）は最高の優先順位を有し。

裁定装置２９の接続ボートの最後の位置に設置されたア
ダプタ７の優先順位は最下位である。バス許可信号はい
ったん活性化されると、バス許可ＡＣＫ信号が活性化さ
れるか、またはバス許可が承認されないことが検出され
るまでは非アクティブにならない。アダプタ７はアクテ
ィブなバス要求信号が生じている間にバス許可信号の活
性化を検出しない限り、バスマスタの権限でバスの信号
を活性化することは許されない。

゛み　入れ レベル１またはレベル６の割込みＡＣＫ信号がアクティ
ブの場合、制御プロセッサ１５は、割込みが肯定応答さ
れているアダプタ７へのバス許可／割込み受入れ信号を
活性化する。アダプタ７は、そのバス許可／割込み受入
れ線がアクティブであり、レベル１またはレベル６の対
応する割込みが示されていることが分ると、符号化され
た割込みタイプの線を活性化し、制御ユニットに示して
いる割込みのタイプを表示する。最も高い優先順位で要
求しているアダプタ７からの特定の割込みベクトルは、
裁定装［／ＩＶＮ発生器２９により生成される。

４）ｌリロしＬ翫隻 バス許可ＡＣＫ信号はＤＭＡ動作中にバスアクセスを得
るのに用いられるマルチポイント信号である。この信号
は、アクティブなりＭＡババス求を生じ、かつバス許可
を受取るアダプタ７により活性化される。バス許可を受
取った後、アダプタ７は、前のバスマスタからのアドレ
スストローブ、データ転送ＡＣＫおよびバス許可ＡＣＫ
信号がすべて非活性化されるまで待機して始めて、それ
自身のパス許可ＡＣＫ信号を活性化することができる。

バスアクセスはバス許可ＡＣＫ信号の非活性化とともに
終了する。

アドレスストローブ信号は、ＤＭＡ動作を実行するとき
バスマスタにより生じるマルチポイント信号である。上
位および下位データストローブもバスマスタにより生じ
、その一方または開方が、１バイトまたは１ワードが必
要であるか、かつバイトが下位または上位のどちらであ
るかを指示するのに使用される。

一一ター゛ この信号は、Ｉ１０動作中に、アドレス指定されたアダ
プタ７、記憶制御装置またはシステムＭＭＩＯロジック
により生じるマルチポイント信号である。この信号は、
ＤＭＡ動作中におけるアダプタ７とメインメモリ１６の
間の非同期動作、および制御プロセッサ１５のＭＭＩＯ
動作中における制御プロセッサ１５とアダプタ７の間の
非同期動作を可能にする。８′込動作では、データ転送
へ〇に信号は、従装置がインタフェース上の情報を入手
し、サイクルが終了できることを表わす、読取り動作で
は、データ転送ＡＣＫ信号は、従装置がデータをデータ
バスに乗せ、従って制御プロセッサ１５がそれを読取る
ことができることを表すす、ＤＭＡ動作では、従装置は
メインメモリ１６であり、データ転送ＡＣＫ信号は記憶
制御装置により供給される。制御プロセッサ１５からア
ダプタ７へのＭＭＩＯ読取り／書込みサイクル中に、ア
ドレス指定されたアダプタ７は従装置であり、データ転
送ＡＣＫ信号を供給しなければならない。

王ｉ二１１ これは、制御ロジック２７の記憶制御ロジックにより生
じるマルチポイント信号である。この信号は下記の中の
１つを表わすことができる＝（ａ）アダプタ７から受取
ったデータのパリティの誤り。

（ｂ）未設置記憶空間に対する読取りまたは書込み。

（ｃ）ＲＯＭ書込みの試み、またはバス許可を受取つた
が２マイクロ秒内に応答しなかったために生じるタイム
アウト。

（ｄ）アダプタラがタイムアウト期限内にストローブを
非活性化しないために生じるタイムアウト。

（ｅ）メインメモリ１６からの二重ビットエラー。

（ｆ）記憶保護規則違反によるエラー。

エラー信号はアクティブなバスマスタのＩ１０マイクロ
プロセッサにより入力として検出され、その場合、制御
プロセッサ１５へのインタフェースでアクティブになっ
ている信号はどれも使用禁止にしなければならない。

システムリセット これは次のリセットのどれかが生じると制御プロセッサ
１５により活性化される負のアクティブ信号である。

（ａ）電源オンのリセット。

（ｂ）ＭＭＩＯ命令により実行されたリセット。

（ｃ）サービスアダプタからのリセット。

（ｄ）ディスクダンプリセット。

（ｅ）プロセッサリセット命令の実行。

遣二二ζ玉ＪＬｊｌも サービス割込みは割込みレベル６で制御プロセッサ１５
に割込むことができる。アダプタ７はサービス割込み信
号を活性化することができ、制御プロセッサ１５は、サ
ービス割込みＡＣＫ信号を再活性化することによりサー
ビス割込みをリセットする。サービスアダプタ８は、Ａ
ＣＫ信号を受取るとその割込みをリセットしなければな
らない。

サービス線はサービスアダプタ８から制御プロセッサ１
５にしか接続しない。

アダプタ選択１ｉ３５は、アダプタ７にＭＭＩＯ動作を
行なう制御プロセッサ１５により活性化される負のアク
ティブ信号線である。アダプタ７は、信号がアクティブ
のときアドレスバスにある下位８ビツトを復号し、どの
アダプタ７が選択されどの機能が実行されるべきかを決
定する。

サービスアダプタリセット信号は負の信号で。

サービスアダプタ８により活性化される。この信号によ
り、制御プロセッサ１５はシステムリセット信号を活性
化し、サービスアダプタ８を除きマシン全体をリセツ１
−する。サービス割込みＡＣＫ信号は、前述のように、
制御プロセッサ１５からサービスアダプタ８への２点間
信号である。

サービスインタフェース 第２図で、サービスアダプタ８は、前述のように、それ
自身のインタフェース１１を有する。インタフェース１
１は種々のレジスタをアクセスし、ソフトウェアのデバ
ッグおよびシステムハードウェアエラーの診断を支援す
る。ソフトウェアのデパック機能を支援するため、制御
プロセッサ１５は、特に第２図に示されたそれぞれのレ
ジスタを実現する。これらのレジスタは、インタフェー
ス１１を介してアクセス可能である。また、これらのレ
ジスタは、診断のためアドレス比較（ＡＣ）レジスタ２
２にあらかじめロードされたアドレスを検出し、ファン
クション選択（ＦＳ）レジスタ２４で指定された条件を
満たした場合、レベル５の割込み信号を生じる割込み制
御ロジック（ＩＣＬ）６６を線２５を介して制御プロセ
ッサ１５にインタフェースする。同様のことがデータ比
較（ＤＣ）レジスタ２３とＦＳレジスタ２４の場合にも
当てはまり、これらのレジスタはデコーダ２８とＩＣＬ
６６をインタフェースする制御サービス機能を含む、Ｆ
Ｓレジスタ２４．ＡＣレジスタ２２およびＤＣレジスタ
２３は、第１Ａ図に示すように、＃御ロジック６７に含
まれている。

第２図の２バイトのＰＳレジスタ１８は、制御プロセッ
サ１５により書込み、サービスアダプタ８により読取る
ことができるが、制御プロセッサ１５により読取り、サ
ービスアダプタ８により書込むことは不可能である。Ｂ
Ｅ／ＭＣレジスタ１９は、マシン検査部に二重ポート出
力を有するので制御プロセッサ１５またはサービスアダ
プタ８により読取ることでかできる。ＢＥ／ＭＣレジス
タ１８はパリティビットを含まないので、これらのレジ
スタをサービスアダプタ８が読取る場合、パリティ検査
は禁止される。

第２図のＲＯＭ１７は、専用の２バイトデータバス、１
５ビツトアドレスバスおよび制御バスを介してサービス
アダプタ８にインタフェースされる。この専用インタフ
ェースは、サービスプロセッサ（ターミナル３）が制御
プロセッサ１５．レジスタ１８および１９を読取る命令
をそれぞれ実行するのに使用される。

プロセッサ間開′み 制御プロセッサ１５とアダプタ７のアダプタプロセッサ
４２の間で相互のプロセッサ間開込みが可能である。制
御プロセッサ１５はＭＭＩＯ（メモリマップエ１０）命
令によりアダプタプロセッサ４２に割込むことができる
。ＭＭＩＯ命令の１つは１選択されたアダプタ７に、現
に割当てられている通信バッファのＤＭＡ読取り動作を
メインメモリ１６で行なうことを知らせるのに用いられ
る。他のＭＭＩＯ命令は、より高い優先順位レベルで、
選択されたアダプタ７に割込み、サービス機能を提供す
るのに用いられる。制御プロセッサ１５から個々のアダ
プタ７への割込みインタフェースは、ＤＭＡアドレスバ
スの下位８ビツト、および回線選択と呼ばれるマルチポ
イント選択線からなる。この回線がアクティブの場合、
各アダプタ７は、ＤＭＡアドレスバスの５ビツトと′、
アダプタ７が取付けられているボード位置の配線から供
給される一定の５ビツトのロケーションアドレスとを比
較する。比較されたアドレスが一致すると、そのアダプ
タ７は、ＤＭＡアドレスバスの他の３ビツトを復号し１
選択されたＭＭＩＯ機能を決定する。

アダプタ・ル′ユニット道の割゛み 前述のように、レベル１またはレベル６の割込みレベル
の制御プロセッサ１５へのアダプタ割込みは可能である
。サービスアダプタ８は、アダプタ７と同じ割込み能力
を有し、かつサービスアダプタ８から制御プロセッサ１
５へ割込みレベル６で割込む能力を有する。サービスア
ダプタ８から制御プロセッサ１５への割込みはすべて前
述のように処理される。

Ｆ２．アダプタにおけるデータの流れ（第３図）え１監
作立豊皇 次に、第１Ａ図、第１Ｂ図および第２図に関連する受信
動作の場合のアダプタ７のデータの全体的な流れを第３
図により説明する。

第３図で、ボート９に接続されたモデム５からのデータ
１より／Ｒ（ドライバ／レシーバ）３８に送られる。Ｄ
／Ｒ３８はＥＩＡ／Ｒ５２３２型のその他の規格のもの
を用いることがある。Ｄ／Ｒ３８はモデム５の受信電圧
レベルを、残りの素子のトランジスタロジック電圧レベ
ルに変換するのに用いられる。Ｓ／Ｄ　（直列化器／非
直列化器）３９は、例えばザイログ社のモデル８４４ｏ
の形式で実現される。これは直列化および非直列化の機
能だけではなく、通信手順の要求によるフォーマット化
および非フォーマット化の機能を提供する。これは、フ
レーム文字、同期文字、の挿入または削除、ブロック検
査文字の生成等を含む。Ｓ／Ｄ３９は直列データを受取
り、８ビツトバイトを累積する。次いでＳ／Ｄ３９は、
ＩＲＰＴ　（割込み）線４０とＩＣＬ（割込み制御ロジ
ック）６８を介してアダプタプロセッサ４２に割込み、
干渉する恐れのある割込みを排除する。

アダプタプロセッサ４２は、制御プロセッサ１５と同じ
ようにモートローラ社製のモデル６８０００のマイクロ
プロセッサを用いることがある。

次いで、入力データバイトはＭＭＩＯ読、取り動作によ
りＳ／Ｄ３９から読取られる。Ｓ／Ｄ３９は。

次のデータバイトを受取ると、再びアダプタプロセッサ
４２に割込み、アダプタプロセッサ４２による読取り処
理が続けられる。

アダプタプロセッサ４２は、ワードすなわち２バイトの
データをその内部のデータレジスタに累積する。１ワー
ドの累積が完了すると、アダプタプロセッサ４２は、２
バイトを１ワードとして制御プロセッサ１５のメインメ
モリ１６への転送が可能になる。

メインメモリ１６からあらかじめ読取られた装置制御ワ
ード（ＤＣＷ）は、アダプタ７がそのアダプタプロセッ
サ４２で使用するアドレス情報を含み、ＤＭＡデータ転
送動作中にＲＡＭ１６をアドレス指定する。ＲＡＭ１６
におけるデータバッファのレイアウトは、ＤＭＡ動作中
にアダプタ７が直接ＲＡＭ１６をアドレス指定できるよ
うに写像される。ＲＡＭ１６の部分はシステムアドレス
のビット２３がＲＡＭ１６のアクセス中に活性化されな
いようにアドレス空間に配置される０次に。

アダプタ７がＤＭＡ書込み動作を実行する場合。

アダプタ７は、アクティブのビット２３により書込み動
作を実行する。アクティブのビット２３による動作はＤ
ＭＡ要求ラッチをセットする。これは制御プロセッサ１
５に対するＤＭＡバス要求を活性化する。このラッチと
割込み線はインタフェース制御ロジック４７（第３図）
の一部分である。

制御プロセッサ１５の裁定装置２９は、アダプタ７が最
も優先順位の高い要求元になると、特定のアダプタ７へ
のバス許可信号を活性化する。アダプタ７がバス要求信
号を表示しバス許可信号を受取るまでの期間中、アダプ
タ７は書込みサイクルに保持され、そのアドレスバス、
データバスおよび制御信号はすべてアクティブである。

最終的にバス許可を受取った後、インタフェース制御ロ
ジック４７は、バス許可ＡＣＫ信号を活性化し。

続いて下記の動作を順次に行なうニ アドレスバスは第１Ｂ図および第２図のＤＭＡアドレス
バス（インタフェース１０）に接続されるが、ビット２
３は非アクティブの状態に移行し、ＲＡＭ１６で正しい
写像を行なう。アダプタ７の制御信号はＤＭＡ制御信号
インタフェースに送られ、データバス信号は第１Ｂ図お
よび第２図のＤＭＡデータバス（インタフェース１０）
に送られる。制御プロセッサ１５は、ＲＡＭ１６の書込
み動作を実行し、データがＲＡＭ１６に書込まれると、
アダプタ７に対するデータ転送ＡＣＫ信号を活性化する
。アダブチ７がデータ転送ＡＣＫ信号を受取ると、その
インタフェース制御ロジック４７はＤＭＡインタフェー
スへの信号を順次非活性化し、アダプタプロセッサ４２
は書込み動作サイクルを完了する。

前述のシーケンスは、メツセージの終結または送信ブロ
ックの終結をアダプタプロセッサ４２が受取って識別す
るまで、通信回線から２バイト受取るごとに反復される
。メツセージまたは送信ブロックの終結が識別されると
、アダプタプロセツサ４２は、ブロック終結が現われた
ことを制御プロセッサ１５に知らせる。この時点で、制
御プロセッサ１５は、ＲＡＭ１６に書込まれたデータブ
ロックに対するデータ処理の実行を引継ぎ、所要のヘッ
ダまたはトレーラコードを生成するとともに、データブ
ロックを、原始メツセージの所定の受取先にアドレス指
定された回線に出力する適切なアダプタに送る。アダプ
タ７は選択された出力インタフェースで、適切なフレー
ム文字および制御文字を有する２バイトのデータブロッ
クを一度にフォーマット化し、接続されている通信回線
のプロトコルおよびインタフェースの回線要求に適合さ
せる。

放」」Ｊ野υ」艷 ＤＭＡ送信動作中、アダプタプロセッサ４２は。

一度に２バイトをそのレジスタに取込み、Ｓ／Ｄ３９に
送る。　（２バイト送るごとに）Ｓ／Ｄ３９がその送信
バッファを空にすると、線４０上の■ＣＬ６８への割込
み信号が活性化され、アダプタプロセッサ４２への割込
み信号が生じる。アダプタプロセッサ４２はＤＭＡ読取
り動作を追加実行し、ＲＡＭ１６から更に２バイト取出
す。受信動作中と同じように、ＲＡＭ１６からあらかじ
め読取られた装置制御ワード（ＤＣＷ）は、アダプタ７
が用いるアドレス情報を含み、データ転送動作中ＲＡＭ
１６をアドレス指定する。アダプタ７は、ＤＭＡ読取り
動作を、アクティブのビット２３により実行し、インタ
フェース制御ロジック４７にあるＤＭＡ要求ラッチに信
号を送る。この動作により、受信動作中と同じように、
制御プロセッサ１５の裁定装置２９へのＤＭＡバス要求
信号が活性化される。裁定装置２９は、アダプタ７がア
クティブな要求を有する最も優先順位の高い装置になる
と、バス許可信号を活性化する。最終的にアダプタ７が
バス許可信号を受取ると、インタフェース制御ロジック
４７は裁定装置２９へのバス許可ＡＣＫ信号を再び活性
化し、裁定装置２９は更に制御プロセッサ１５へのバス
許可ＡＣＫ信号を活性化し、順次下記のように動作する
ニアドレスバスは、ＤＭＡアドレスバスに接続され、情
報を受取る。ビット２３は、ＲＡＭ１６への写像を正し
く行なうため非アクティブにされる。

制御信号はＤＭＡ制御信号インタフェースで制御プロセ
ッサ１５のタイミングに整合される。読取り動作である
から、インタフェース制御ロジック４７はインタフェー
スからデータを受取るように調整される（第１Ａ図、第
１Ｂ図または第２図のＴＳ１２．１４または３４を適切
な状態にセットすることを含む）、制御プロセッサ１５
の記憶制御装置はＲＡＭ１６からの読取り動作を実行し
。

データがＤＭＡインタフェースでアクティブの場合、ア
ダプタ７へのデータ転送ＡＣＫ信号を活性化する。アダ
プタ７がデータ転送ＡＣＫ信号を受取ると、インタフェ
ース制御ロジック４７は、アダプタプロセッサ４２が読
取り動作サイクルを完了するごとに、ＤＭＡインタフェ
ースで信号を非活性化する。

ＲＡＭ１６からＤＭＡ読取り中に読取られる２バイトは
アダプタプロセッサ４２の内部のデータレジスタに書込
まれる。アダプタプロセッサ４２はＭＭＩＯ書込み動作
を実行し、１バイトのデータをＳ／Ｄ３９に転送する。

Ｓ／Ｄ３９は、バイトをＤ／Ｒ３８を介して転送すると
、再びアダプタプロセッサ４２に割込み、その送信バッ
ファが空であることを知らせる。この動作は、２バイト
のデータが通信回線でポート９を介して転送されるごと
に反復され、ＤＭＡ転送カウントがＱになるか、または
ブロック終結が呪われるまで続行される。前述のように
、Ｓ／Ｄ３９は、それが接続されている通信回線のプロ
トコルおよびフォーマットの要求を満たすのに必要なブ
ロック検査文字、フレーム文字および制御文字を生成す
るロジックを含む。

Ｆ３．裁定装置の動作（第４図） 次に第１Ａ図および第２図の裁定装置２９の動作例を詳
細に説明する。

第４図は裁定装置２９の詳細を示す。裁定装置２９は、
同時に複数のアダプタ７から出された割込み要求、また
はＤＭＡ動作のためのバス要求を裁定する機能を有する
。各アダプタ７は、第１Ａ図および第１Ｂ図に示すよう
に、裁定装置２９に接続されたバス要求信号線およびバ
ス許可信号線を有する。これらの信号は、ＤＭＡ動作１
割込み要求動作および割込みベクトル番号発生のために
マルチプレックスされる。裁定装置２９は、最大１８の
異なるアダプタ７の裁定をすることができる。＃１８の
アダプタ７の優先順位が最も高く、＃１のアダプタ７の
優先順位が最も低く設定されているものと仮定する。

第４図で、各アダプタ７のバス要求信号は線５０から要
求ラッチ５５に供給され、バス許可信号はデコーダ５４
から線５１に出力される。前述のように、これらの信号
は、ＤＭＡ動作、割込要求動作、および裁定装置２９に
おける割込みベクトル番号生成のためにマルチプレック
スされる。最初にＤＭＡ動作例について説明する６ ＃１０および＃３のアダプタ７がＤＭＡ読取りまたは書
込み動作のため線５０上のそれぞれのバス要求信号を同
時に活性化するものと仮定する。

要求ラッチ５５は線５０の１８の可能なバス要求信号の
状態をラッチする。これは制御ロジック６５が図示のよ
うにラッチ要求信号を活性化したときに行なわれる。バ
ス要求信号は、エンコーダ５６およびデコーダ５４の入
力がその要求の裁定中に変化しないようにラッチされ、
裁定動作を同期させる。

少なくとも１つの要求が要求ラッチ５５にラッチされて
いる場合、制御ロジック６５はバス要求続行信号（ＢＲ
ＰＲＯＣ）を活性化して制御プロセッサ１５に送る。制
御プロセッサ１５はバス許可手順信号を活性化し、裁定
装置２９の制御ロジック６５に送り返す。

要求ラッチ５５の出力はデコーダ５４の入力に供給され
、デコーダ５４は、要求ラッチ５５で優先順位が最も高
いアクティブな要求に基づいて線５１の１つに許可信号
を生成する。＃１０のアダプタ７は、＃３のアダプタ７
よりも高い優先順位を有するので、制御ロジック６５が
図示のように許可イネーブル信号を活性化すると、バス
許可信号が活性化され、線５１を介して＃１０のアダプ
タ７に送られる。

要求ラッチ５５の出力はエンコーダ５６の入力にも供給
される。エンコーダ５６は、１８ビツトの中から優先順
位が最も高い要求元を選択して５ビツトのアダプタ識別
コードを作成する。このコードにより識別されたアダプ
タ７は、デコーダ５４でバス許可信号を与えられる。こ
のコードは、制御ロジック６５が図示のようにラッチバ
スマスタ信号を活性化すると、ＬＢＭ　（最終バスマス
タ）レジスタ５７にも書込まれる。従って、エラー制御
のレコードが保持され、どれが最終バスマスタであった
かを探したい場合、制御プロセッサ１５によりアクセス
することができる。

サービスを要求していた＃１０のアダプ、り７は。

線５１の１つからバス許可信号を受取ると、バス許可Ａ
ＣＫ信号（ＢＧＡＣＫ）を活性化し、線５２で制御ロジ
ック６５に送り返す、これで、要求されていたＤＭＡ動
作が開始される。

制御ロジック６５は、制御プロセッサ１５に対するバス
許可ＡＣＫ信号（ＢＧＡＣＫ）を活性化し、アダプタ７
からのパス許可ＡＣＫ信号がアクティブである限り、ア
クティブの状態を保持する。

この動作はエラー状態が起きない限り当てはまる。

アダプタ７がバス許可ＡＣＫ信号を活性化すると、裁定
装置２９は、制御ロジック６５で許可イネーブル信号を
非活性化するとともにラッチ要求信号を活性化し１次の
ＤＭＡサイクルのためａ５０で再びバス要求のサンプリ
ングを行なう。

若しこのサイクル中にエラー状態が起きれば、制御プロ
セッサ１５は診断のためＭＭＩ○動作を実行し、ＬＢＭ
レジスタ５７の内容を読取ることができる。このレジス
タのビットは、ＭＭＩＯ読取り動作が生じると、ＭＵＸ
　（マルチプレクサ）５８により線５９を介してシステ
ムデータバスに送られる。この信号は、第１Ａ図のデコ
ーダ２８から線６０に供給される。

置の割゛み動作 制御プロセッサ１５の割込みベクトル読取りは通常、線
６１に信号を送る制御ロジック６５により行なわれ、Ｍ
ＵＸ５８で割込みベクトルの生成を可能にする。ＭＵＸ
５８は、エンコーダ５６からのアダプタ識別コードに基
づいて割込みベクトルアドレス番号を生成する。アダプ
タ識別コードは内部のバス６３を介してＭＵＸ５８に送
られ。

アダプタ７からバス６４を介して送られた割込み（ＩＲ
ＰＴ）タイプとともに用いられて１割込みベクトル番号
を生成する。この番号は、データバスを表わす線５９に
現われる。この動作の詳細について次に説明する。

若し制御プロセッサ１５が、アダプタ７からのレベル１
またはレベル６の割込みに応答して、レベル１またはレ
ベル６の割込みＡＣＫサイクルを実行すれば、裁定装［
１２９およびアダプタ７は割込みモードの動作に移行す
る。この動作モードでは、バス要求信号は割込み要求を
知らせるのに使用され、バス許可信号は割込み許可を知
らせるのに使用される。＃１０および＃３のアダプタ７
がレベル１の割込み要求を活性化しているものと仮定す
れば、（これらの要求は少なくとも１つのアダプタ７が
レベル１の割込み要求を持っていることを表わすためＯ
Ｒされ、）要求ラッチ５５は線５０で、１８の可能なバ
ス要求信号の状態をラッチする。この動作は制御ロジッ
ク６５が図示のようにラッチ要求信号を活性化すると生
じる。ラッチされたバス要求信号は裁定動作を同期させ
るので、エンコーダ５６およびデコーダ５４の入力は裁
定動作中、一定の状態に維持される。

要求ランチ５Ｓの出力はデコーダ５４の入力に供給され
、要求ラッチ５５にラッチされた優先順位が最も高いア
クティブな要求に基づいて許可信号が生成される。１８
の可能なアダプタ７の中の１つのバス要求が線５０にあ
ることは、割込み要求を表わすものとみなされるが、こ
れはレベル１またはレベル６の割込みＡＣＫｆｉがアク
ティブであるからである。

要求ラッチ５５の出力はデコーダ５４に供給され、最高
の優先順位のアクティブな要求に基づいた割込み許可信
号が生成される。この場合、＃３のアダプタよりも高い
優先順位の＃１０のアダプタの要求に許可が与えられる
。この許可信号は、図示のように制御ロジック６５から
の許可イネーブル信号により活性化され、線５１の１つ
の出力が要求の優先順位が最も高いアダプタ７にフィー
ドバックされる。

要求ラッチ５５の出力はエンコーダ５６にも供給され、
アダプタ識別コードを生成する。このコードは、ＤＭＡ
動作中に行なったようにＬＢＭレジスタ５７に書込まれ
る代りに、データバスの下位の５ビツト部分に直接送ら
れる。これは裁定装置２９により選択された特定の要求
元に一致することを表わす。

このコードは、バス許可イネーブル（この特定の機能で
は割込み許可イネーブルとして作用する）を与えられた
アダプタ７を識別する。許可されたアダプタ７の割込み
タイプコードのビットも、バス６４からＭＵＸ５８なら
びに線５９を介して。

第１Ａ図および第１Ｂ図のシステムバス１３のデータ部
分に接続されているシステムデータバスに送られ、割込
みが肯定応答されているアダプタ７の番号に対応し、か
つ３つの符号化された割込みタイプビットによる割込み
の理由を示す８ビツトの割込みベクトル番号が供給され
る。データ転送ＡＣＫ発生器すなわちＩＣＬ６８は、デ
ータ転送ＡＣＫ信号（ＤＴＡＣＫ）を生成する。この信
号により、プロセッサ１５は割込みベクトル番号を読取
り、割込みＡＣＫサイクルを終了する。

レベル１の割込みＡＣＫ信号が非アクティブになると裁
定装置２９およびアダプタ７はＤＭＡ動作モードに戻る
。

レベル６の割込み動作、も、レベル１の場合と同様で、
制御プロセッサ１５により生成されたレベル６の割込み
ＡＣＫ信号に制御される。

Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） 次に、バス１３およびインタフェース１０の適切な方向
性制御を行なうＴＳ１２．１４および３４の動作につい
て説明する。

制御プロセッサ１５の出力に接続されているＴ５１４を
第５Ａ図に示す１図示のように、ＴＳ１４の対は読取り
または書込みサイクルにおいてデ−夕およびアドレスの
方向を制御するほか、非バス許可ＡＣ，Ｋ　（ＮＯＴ　
　ＢＧＡＣＫ）の状態でも使用可能である。これらのＴ
Ｓ１４は、必要に応じ、制御プロセッサ１５の入呂力を
分離し、または流れの方向を制御する。第５Ａ図に示す
ように、データの方向を制御するＴＳ１４は両方向性で
あるから、ＴＳ１４から制御プロセッサ１５の入力にデ
ータを送ったり、制御プロセッサ１５の出力からＴＳ１
４にデータを送ったりすることができる。しかしながら
、アドレスバスのＴＳ１４は読取りまたは書込みのとち
りか一方にしかデータを送り出すことができない、それ
に対し、データバスのＴＳ１４は、読取リサイクルで１
つの方向にデータを送り、書込みサイクルで反対の方向
にデータを送ることができる。

第５Ｂ図はデータバスの両方向性のＴＳ１２を示す、Ｔ
Ｓ１２は制御ロジック２７により使用可能または使用禁
止されるが、バスはＤＭＡ転送および割込み通知の周方
に使用されるので、エラー回復動作中以外は、通常使用
可能である。ＴＳ１２の方向は、第５Ｂ図に示すように
、種々の条件によって決まる。バス許可肯定応答（ＢＧ
ＡＣＫ）および読取リサイクルの条件が満たされる場合
。

ＡＮＤゲート７０はＯＲゲート７２を介してＴＳ１２の
方向を、データがアダプタ７に進むように設定する。バ
ス許可前応答否定（ＢＧＡＣＫ）および非書込状態の条
件が満たされる場合も、ＡＮＤゲート７１はＯＲゲート
７２を介１．てＴｓ１２の方向を、同様にデータがアダ
プタ７に進むように設定する。若し書込み状態が存在す
れば、ＴＳ１２の方向は、データが制御プロセッサ１５
に進むように、前記と反対の方向に設定される。また若
し割込みが要求されれば、ＢＧＡＣＫ信号はＡＮＤゲー
ト７０に存在せず、この場合もＴＳ１２の方向は、デー
タが制御プロセッサ１５に進むように設定される。

第５Ｃ図はアダプタ７とインタフェースされるＴＳ３４
を示す、アドレスバスのＴＳ３４は、第１Ｂ図に示すよ
うにエラー＠３６からの特定のディスエーブル信号がア
ダプタ７に印加されない限り、常にオンの状態のイネー
ブル線を有する。アドレスバスのＴＳ３４に、イネーブ
ル信号ならびにＢＧＡＣ：に信号が存在すると、ＴＳ３
４およびアドレスバスの方向は制御プロセッサ１５から
アダプタ７に進むように設定される。

データバスのＴＳ３４の場合、ＢＧＡＣＫ信号および書
込みの条件が揃えば、ＡＮＤゲート７３はＯＲゲート７
４を介して、アダプタ７からの方向を設定する。代替的
に、ＡＮＤゲート７５でＭＭＩＯ選択信号および読取り
状態の条件が満たされると、ＯＲゲート７４を介して、
同様にアダプタ７からの方向が設定される。若しＢＧＡ
ＣＫ信号および書込み標識がアクティブなら、アダプタ
７はデータをＲＡＭ１６に転送している。若しＭＭＩＯ
選択信号がアクティブで、書込み標識が非アクティブ（
すなわち読取り）なら、制御プロセッサ１５はアダプタ
７から読取りを行なっている。

例えば、制御プロセッサ１５はアダプタ７のＭＣレジス
タ（図示せず）を読取ることができる。

第５Ｄ図はアドレスバスのＴＳ１２の最後のロジック部
分を示す、ＯＲゲート７６の種々の入力条件はラッチ７
７の設定を制御し、アドレスおよびデータバスに接続さ
れたＴＳ１２の設定を取消す、ＯＲゲート７６に入力さ
れるこれらの条件は、ＦＯＲ（電源オンリセット）、Ｓ
Ａ（サービスアダプタ）リセット、ＭＭＩＯリセット、
ＤＤ（ディスクダンプ）リセット、外部バスＭＭＩＯ禁
止、ＢＥ（バスエラー）またはＬ４ＭＧ　（レベル４マ
シン検査）を含む。これらの条件の中のどれかがラッチ
７７をセットし、セットされたラッチ７７は、アドレス
およびデータバスのＲ５１２をオフにする（禁止する）
。

Ｆ５．割込み動作におけるデータの流れ（第６図、第７
図） 第６図は割込み動作における制御プロセッサ１５からア
ダプタプロセッサ４２へのデータの流れを示す、第６図
で、制御プロセッサ１５はアドレスバスおよびアドレス
ストローブ信号（−ＡＳ）をデコーダ２８に送る。上位
アドレスビットＡ９〜Ａ２３はデコーダ２８により復号
され、アダプ夕選択信号は線３５を介してアダプタ７に
送られる。それとともに、下位アドレスビットＡ１〜Ａ
８はアドレスバスドライバ９０を介してインタフェース
バス１０に送られる。これらの信号は、個々のアダプタ
７に設けられたインタフェース制御ロジック４７が受取
る。アダプタ７には割込み制御ロジック４１およびアダ
プタプロセッサ４２も含まれている。

第７図は、アダプタ７から制御プロセッサ１５への割込
み機能（裁定装置２９の優先順位エンコーダを含む）を
示す。

次に、データの流れに関連する初期設定ならびにコマン
ドについて説明する。

処凰艮定 アダプタ７の各々は、メインメモリ１６に一時的に割当
てられた通信領域を有する。これらの領域はアダプタご
とのＤＳＷ（装置ステータスワード）レジスタ２ｏおよ
びＤＣＷ　（装置制御ワード）レジスタ２１を含む、Ｒ
ＡＭ１６における特定のアダプタのＤＣＷとＤＳＷの位
置は、そのアダプタの物理位置により決められるが、制
御プロセッサ１５により割振られた空間はＲＡＭ１６内
で変更されることがある。マシンがリセットされると、
制御プログラムは、接続されている各アダプタ７のＤＳ
ＷおよびＤＣＷを初期化する。ＤＣＷは制御プロセッサ
１５が実行するマイクロコードにより構築される。アダ
プタプロセッサ４２はＤＣＷを読取り、それ自身を初期
化する。ＤＣＷは、コマンドの種類により、コマンドバ
イトおよび入出力バッファアドレスならびにその他のフ
ィールドを含む、動作中、ＤＳＷはアダプタプロセッサ
４２においてアダプタプロセッサマイクロコードにより
構築される。ＤＳＷは、アダプタプロセッサ４２のステ
ータス、受取ったデータの量、現に実行中のシーケンス
、および最後のデータ転送に用いたバッファのアドレス
を記録するフィールドを含む。

アダプタプロセッサ４２が制御プロセッサ１５からの割
込みを検出すると、アブブタ７は、ＲＡＭ１６に割当て
られた通信領域からのＤＣＷをＤＭＡ動作により取出し
、コマンドバイトに質問して制御プロセッサ１５が何を
要求しているかを知る。数多くのコマンドの１つにＩＰ
Ｌコマンドがある。このコマンドにより、アダプタ７は
ＤＭＡ動作によりＲＡＭ１６から動作コードをロードす
る。ＲＡＭ１６の開始アドレスは、読取ったばかりのＤ
ＣＷに含まれている。コマンドの動作が完了すると、ア
ダプタプロセッサ４２はＤＭＡ転送動作により終了ステ
ータスを関連するＤＳＷに書込む、アダプタプロセッサ
４２はアダプタ７から制御プロセッサ１５への割込みに
より、タスクが完了したことを制御プロセッサ１５に知
らせる。

データの流れは制御プロセッサ１５のマイクロコードに
より制御される。制御プロセッサ１５はＤＣＷをセット
アツプしてからアダプタ７に割込む、アダプタ７はＤＭ
Ａ動作によりＤＣＷを読取り、アダプタマイクロコード
は、ＤＭＡ書込み動作によりＲＡＭｌ６’９ＤＳＷをセ
ットアツプし、次いで制御プロセッサ１５に割込み、ｖ
Ｊ御プロセッサ１５に動作が完了していることを知らせ
る。

制御プロセッサ１５はＲＡＭ１６のＤＳＷを読取り結果
を知ることができる。このように、ＲＡＭ１６は、各ア
ダプタ７に割振られたＲＡＭ１６の通信領域により制御
プロセッサ１５とアダプタ７の間の通信用“メイルボッ
クス″として動作することが分る。

データバッファ データバッファはＤＣＷの中のバイトによりアドレス指
定され、ＲＡＭ１６内に置かれる。これらのバッファは
アダプタ７によって開始されたＤＭＡ転送を用いてアダ
プタ７によりアクセスされる。バッファの大きさは一定
であるが、可変ブロック数を割当てることができる。一
定の大きさ。

例えば２８８データバイトの大きさよりも長いメツセー
ジを処理しようとすると、２８８バイトよりも大きいブ
ロックの各々は、それらのブロックを要求しているアダ
プタプロセッサ４２に供給される。

ＤＣＷコマンド アダプタプロセッサ４２は、制御プロセッサ１５からの
割込みを検出すると、ＲＡＭ１６に割当てられた通信領
域からのＤＣＷをＤＭＡ読取り動作ニより転送し、コマ
ンドバイトを質関しなければならない、コマンドの例と
して書込みまたは読取りコマンドがある。読取り動作の
場合、最初のアドレスがＤＣＷに現われるバッファはＲ
ＡＭ　１６から読取られて通信回線に転送され、転送さ
れるバイト数はＤＣＷのデータカウント部で指定される
。読取り動作は、ＤＣＷで識別された開始アドレスへの
書込みにより開始され、データカウントまたはブロック
の終了の検出のうち、早く生じた方の時点まで続く、８
込みコマンドは、データをＲＡＭ１６から読取場合の送
信動作を指示する。

読取りコマンドは、データをＲＡＭ１６に書込む場合の
受信動作を指示する。

この通信体系では、各々のアダプタプロセッサ４２は、
サービスのため制御プロセッサ１５に割込むように構成
させているが、ＲＡＭ１６へまたはＨＭＡからのＤＭＡ
転送を自主的に行ない、各アダプタインタフェースに接
続された特定のユーザターミナルへまたばからのメツセ
ージの待ち行列を構築または解消することができる。各
アダプタ７は、ユーザのプロトコルに適応し、゛インタ
フェースにおける要求を知らせるタスクを割当てられて
いるが、フォーマットおよびプロトコルに制約されない
純粋なデータ形式でしかＲＡＭ１６と通信しないので、
大量のデータ集中が可能である。

制御ユニットの制御プロセッサ１５は、ＲＡＭｌ６でメ
ツセージが完成するまで待機し、アダプタプロセッサ４
２からメツセージ完成の通知を受けてからそのメツセー
ジを検査する。検査されたメツセージは出力のアダプタ
プロセッサ４２に送られ１種々の通信プロトコルに適合
するのに必要なデータ操作が実行される。このように操
作されたデータは高速出力線上でマルチプレックスされ
る。

マルチプレックスは、それぞれのユーザからの完全なメ
ツセージが完全なメツセージとして直列に送信されるが
、送信順序は必ずしも、それらのメツセージが開始され
た順序ではなく、はぼそれらのメツセージが完成された
順序である。

Ｇ０発明の効果 以上の説明から理解されるように、裁定装置から各要求
装置には１つの許可を可能にする線しか接続されず、許
可信号線は、バスアクセス許可または割込みサービス許
可のどちらかを表示する二重の目的を有するので、相互
接続数の合計は大幅に減少し、費用も少なくてすむ、競
合する要求を処理する裁定装置の使用により、マイクロ
プロセッサはハウスキーピングの仕事から大幅に解放さ
れる。従って、マイクロプロセッサは、割込み要求また
はバスアクセス要求の適切な許可のタイミングにのみ専
念すればよい、更に、ＤＭＡ動作モードの簡略化のため
、裁定回路にレジスタを設けて競合に勝った要求元を識
別する信号を記憶するようになっており、しかも、この
レジスタは求められている要求の種類を表わす信号も保
持し、割込みモードでのロジックはこれらの信号をベク
トル化された割込み番号生成のベクトルとし、これらの
信号は制御マイクロプロセッサが所定の割込みをサービ
スするための命令を取出すべき、メインメモリ内のロケ
ーションを識別するのに用いられる。このように本発明
によれば、マイクロプロセッサのタスクは大幅に簡略化
され、システム全体の費用および複雑さも大幅に少なく
なり、しかもマイクロプロセッサの介入が減少するので
、スループットを高めることができる。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明の実施例のスキャナな
しのメツセージ集中装置および通信マルチプレクサにお
ける詳細なデータの流れおよび制御アーキテクチャを示
す図、第２図は全般的な高いレベルのアーキテクチャお
よびデータの流れを示す図、第３図はアダプタにおける
データの流れを示す図、第４図は裁定装置におけるデー
タの流れを示す図、第５Ａ図〜第５Ｄ図は３状態ドライ
バレシーバの使用可能および、使用禁止を制御する論理
回路を示す図、第６図は制御プロセッサからアダプタプ
ロセッサへの割込み動作の場合のデータの流れを示す図
、第７図はアダプタから制御プロセッサへの割込みの場
合のデータの流れを示す図である。 １・・・・ユーザターミナル、２・・・・通信回線、３
・・・・ターミナル、４・・・・ホストＣＰＵ、５・・
・・モデム、６・・・・集合制御装置、７・・・・アダ
プタ、８・・・・サービスアダプタ、９・・・・ボート
、１０．１１・・・・インタフェース、１２・・・・Ｔ
Ｓ、１３・・・・システムバス、１４・・・・ＴＳ、１
５・・・・メインＭＰ。 １６・・・・メインＲＡＭ、１７−−−−ＲＯＭ、１８
・・・・ＰＳレジスタ、１９・・・・ＢＥ／ＭＣレジス
タ、２０−φ・・ＤＳＷレジスタ、２１・・・・ＤＣＷ
レジスタ、２２・・・・ＡＣレジスタ、２３・・・・Ｄ
Ｃレジスタ、２４・・・・ＦＳレジスタ、２６・・・・
ＢＥ／ＭＣレジスタ、２７・・・・制御ロジック、２８
・・・・デコーダ、２９・・・・裁定装置／ＩＶＮ発生
器、３０・・・・ＥＣＣ制御ロジック、３１．３２・・
・・ｐｃ、３３・・・・ＰＧ、３４・・・・ＴＳ、３８
・・・・Ｄ／Ｒ，３９・・・・Ｓ／Ｄ、４１・・・・割
込み制御ロジック、４２・・・・アダプタプロセッサ、
４７・・・・インタフェース制御ロジック、５４・・・
・デコーダ、５５・・・・要求ラッチ、５６・・・・エ
ンコーダ、５７・・・・ＬＢＭレジスタ、５８・・・・
ＭＵＸ、６５・・・・制御ロジック、６６・・・・ＩＣ
Ｌ、６７・・・・制御ロジック。 ６８・・・・ＩＣＬ、９０・・・・アドレスバスドライ
バ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人　　弁理士　　合　　１）　　　潔才ＩＡ　圀 當蘭Ｉをヂークの康剋九′よび制看〒アーキテクチャオ
ＩＢ日 言イｇ田なテークの湾剋ちＪひ゛セ１１麺Ｐアーキテク
チャボートＮＡ　ｄζ−トＮＢ 才　２　図 才　４　図 書（定値装置にち・１するテ゛−りのン穴剌し−−−−
−――−−輔−−−一一一一−−儒−−−Ｊ才　５Ａ　
図 ＴＳ　１４にち′１丁ｂ　７右η惨り４叩ＴＳＩ２１：
　ち１する１禾ｑ臂り４９才５８　圀 第５Ｃ回 ＴＳ　３４　＋＝ｈ′ける方伺傾１１禅ρＴＳ１２のロ
ジ・ソ７ａ分 才　６Ｉ￥１ 畜す必み動４狛；お゛をするヂークのされオ　７　口

Claims (2)

【特許請求の範囲】
1. （１）割込み及びバスアクセス要求を裁定する裁定装置
   であつて、 複数の潜在的な要求元に接続された同数の割込み兼バス
   アクセス許可線と、 個々の前記要求元からの要求があることを知らせる要求
   表示装置、および複数の潜在的な要求元に接続された同
   数の要求線と、 前記要求元の全部ならびに下記マイクロプロセッサに共
   通に接続された割込み要求線と、 複数の信号線を介して前記裁定装置にインタフェースさ
   れ、要求があることを表示し、要求許可を出すマイクロ
   プロセッサと、 前記裁定装置と前記マイクロプロセッサを相互接続する
   共通に接続されたデータバスと を含み、 前記裁定装置内の制御ロジックは、前記要求表示手段に
   接続され、要求の表示に応答して前記要求元の中から要
   求が許可される要求元を選択し、更に前記制御ロジック
   内に、前記マイクロプロセッサに接続され、要求許可を
   表示する信号に応答して、許可が与えられる可能性のあ
   る前記要求元に接続された前記許許線の１つに許可信号
   を送る手段を含む ことを特徴とする裁定装置。
2. （２）同時に出された複数の割込み信号またはバス要求
   信号の内からアクセスを選択的に許可する二重裁定方法
   において、 裁定装置において複数の要求元から同時に出された要求
   を受けて要求を出している要求元を表わす信号を記憶し
   、 前記裁定装置において制御マイクロプロセッサからバス
   許可または割込み肯定応答のいずれかを表わす信号を受
   け、 前記要求元において前記割込み肯定応答信号を受け、 前記裁定装置から最優先の前記要求元に許可信号を送り
   、 前記要求元において、前記許可信号をもし前記マイクロ
   プロセッサから前記割込み肯定応答信号をも送られてい
   る時は前記マイクロプロセッサからの割込み許可と解釈
   し、もし前記割込み肯定信号が送られていない時はバス
   許可と解釈する、ことを特徴とする裁定方法。