JPH05108543A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH05108543A JPH05108543A JP26382191A JP26382191A JPH05108543A JP H05108543 A JPH05108543 A JP H05108543A JP 26382191 A JP26382191 A JP 26382191A JP 26382191 A JP26382191 A JP 26382191A JP H05108543 A JPH05108543 A JP H05108543A
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Abstract
(57)【要約】
【目的】 複数の周辺装置から出力された各処理要求信
号に対して、システムの整合性を維持しつつ優先度を均
等に割り付ける。 【構成】 処理要求信号判別回路５は、周辺装置ａから
出力された処理要求信号が単一であるか複数であるかを
判別し、この判別結果により優先度変更制御回路６は、
処理要求信号が単一である場合には、優先度変更回路３
に対してプライオリティレジスタ２の保持した優先度の
変更を禁止し、また、処理要求信号が複数である場合に
は、優先度変更回路３に対してプライオリティレジスタ
２の保持した優先度の変更を許可する。
号に対して、システムの整合性を維持しつつ優先度を均
等に割り付ける。 【構成】 処理要求信号判別回路５は、周辺装置ａから
出力された処理要求信号が単一であるか複数であるかを
判別し、この判別結果により優先度変更制御回路６は、
処理要求信号が単一である場合には、優先度変更回路３
に対してプライオリティレジスタ２の保持した優先度の
変更を禁止し、また、処理要求信号が複数である場合に
は、優先度変更回路３に対してプライオリティレジスタ
２の保持した優先度の変更を許可する。
Description
【０００１】
【産業上の利用分野】この発明はＤＭＡコントローラに
関するものである。
関するものである。
【０００２】
【従来の技術】従来のＤＭＡコントローラは、図３に示
すように、要求レジスタ１と、プライオリティレジスタ
２と、優先度変更回路３と、優先度決定回路４とを備え
たものである。要求レジスタ１は、周辺装置ａから出力
される複数の処理要求信号を保持する。プライオリティ
レジスタ２は、処理要求信号の優先度を保持する。優先
度決定回路４は、要求レジスタ１の保持した複数の処理
要求信号のうちプライオリティレジスタ２の保持した優
先度が最高レベルである処理要求信号を選択出力し、こ
の選択した処理要求信号を保持する要求レジスタ１のレ
ジスタビットをリセットする。優先度変更回路３は、Ｃ
ＰＵｂから処理許可信号を入力されプライオリティレジ
スタ２の保持する優先度を変更する。この優先度の変更
は、優先度決定回路４により選択した処理要求信号の優
先度を保持したプライオリティレジスタ２のレジスタレ
ベルを最低レベルに設定し、かつプライオリティレジス
タ２に保持した優先度で上記選択した処理要求信号の優
先度以下のレジスタレベルを１レベル上げることであ
る。
すように、要求レジスタ１と、プライオリティレジスタ
２と、優先度変更回路３と、優先度決定回路４とを備え
たものである。要求レジスタ１は、周辺装置ａから出力
される複数の処理要求信号を保持する。プライオリティ
レジスタ２は、処理要求信号の優先度を保持する。優先
度決定回路４は、要求レジスタ１の保持した複数の処理
要求信号のうちプライオリティレジスタ２の保持した優
先度が最高レベルである処理要求信号を選択出力し、こ
の選択した処理要求信号を保持する要求レジスタ１のレ
ジスタビットをリセットする。優先度変更回路３は、Ｃ
ＰＵｂから処理許可信号を入力されプライオリティレジ
スタ２の保持する優先度を変更する。この優先度の変更
は、優先度決定回路４により選択した処理要求信号の優
先度を保持したプライオリティレジスタ２のレジスタレ
ベルを最低レベルに設定し、かつプライオリティレジス
タ２に保持した優先度で上記選択した処理要求信号の優
先度以下のレジスタレベルを１レベル上げることであ
る。
【０００３】図４に、従来のＤＭＡコントローラを構成
する要求レジスタ１およびプライオリティレジスタ２の
内容を示す状態図を示す。図４において、１は要求レジ
スタ、２はプライオリティレジスタ、ＲＱＲ０〜ＲＱＲ
３は要求レジスタ１のレジスタビット、ＰＱＲ０〜ＰＱ
Ｒ３はプライオリティレジスタ２のレジスタビットを示
す。
する要求レジスタ１およびプライオリティレジスタ２の
内容を示す状態図を示す。図４において、１は要求レジ
スタ、２はプライオリティレジスタ、ＲＱＲ０〜ＲＱＲ
３は要求レジスタ１のレジスタビット、ＰＱＲ０〜ＰＱ
Ｒ３はプライオリティレジスタ２のレジスタビットを示
す。
【０００４】要求レジスタ１の各レジスタビットＲＱＲ
０〜ＲＱＲ３の初期状態は、“０”である（状態Ｒ
１）。また、プライオリティレジスタ２の初期状態は、
レジスタビットＰＱＲ０〜ＰＱＲ３の順に“０”〜
“３”であり（状態Ｐ１）、優先度は“０”が最も高
く、“１”，“２”および“３”の順に低くなる。周辺
装置ａから処理要求信号が出力され、要求レジスタ１の
レジスタビットＲＱＲ１に“１”が入力されると、優先
度決定回路４はレジスタビットＲＱＲ１を処理要求信号
として出力し、レジスタビットＲＱＲ１がリセットされ
る（状態Ｒ２→状態Ｒ３）。また、優先度変更回路３は
プライオリティレジスタ２のレジスタビットＰＱＲ１の
優先度“１”を優先度“３”とし、他の各レジスタビッ
トＰＱＲ０，ＰＱＲ２およびＰＱＲ３の優先度を１レベ
ル上げる（状態Ｐ２→状態Ｐ３）。
０〜ＲＱＲ３の初期状態は、“０”である（状態Ｒ
１）。また、プライオリティレジスタ２の初期状態は、
レジスタビットＰＱＲ０〜ＰＱＲ３の順に“０”〜
“３”であり（状態Ｐ１）、優先度は“０”が最も高
く、“１”，“２”および“３”の順に低くなる。周辺
装置ａから処理要求信号が出力され、要求レジスタ１の
レジスタビットＲＱＲ１に“１”が入力されると、優先
度決定回路４はレジスタビットＲＱＲ１を処理要求信号
として出力し、レジスタビットＲＱＲ１がリセットされ
る（状態Ｒ２→状態Ｒ３）。また、優先度変更回路３は
プライオリティレジスタ２のレジスタビットＰＱＲ１の
優先度“１”を優先度“３”とし、他の各レジスタビッ
トＰＱＲ０，ＰＱＲ２およびＰＱＲ３の優先度を１レベ
ル上げる（状態Ｐ２→状態Ｐ３）。
【０００５】次に、要求レジスタ１の各レジスタビット
ＲＱＲ０，ＲＱＲ２およびＲＱＲ３に“１”が入力され
たとする（状態Ｒ４）。プライオリティレジスタ２の各
レジスタビットＰＲＲ０〜ＰＲＲ３の内容は、状態Ｐ３
と同様の状態（状態Ｐ４）であり、要求レジスタ１のレ
ジスタビットＲＱＲ０が最も高い優先度となる。これに
より、優先度決定回路４は、レジスタビットＲＱＲ０を
処理要求信号として選択して出力し要求レジスタ１のレ
ジスタビットＲＱＲ０をリセットする（状態Ｒ５）。そ
して、ＣＰＵｂにより処理許可信号が優先度変更回路３
に入力され、これにより、優先度変更回路３は、プライ
オリティレジスタ２の保持する優先度を次のように変更
する。
ＲＱＲ０，ＲＱＲ２およびＲＱＲ３に“１”が入力され
たとする（状態Ｒ４）。プライオリティレジスタ２の各
レジスタビットＰＲＲ０〜ＰＲＲ３の内容は、状態Ｐ３
と同様の状態（状態Ｐ４）であり、要求レジスタ１のレ
ジスタビットＲＱＲ０が最も高い優先度となる。これに
より、優先度決定回路４は、レジスタビットＲＱＲ０を
処理要求信号として選択して出力し要求レジスタ１のレ
ジスタビットＲＱＲ０をリセットする（状態Ｒ５）。そ
して、ＣＰＵｂにより処理許可信号が優先度変更回路３
に入力され、これにより、優先度変更回路３は、プライ
オリティレジスタ２の保持する優先度を次のように変更
する。
【０００６】プライオリティレジスタ２のレジスタビッ
トＰＲＲ０を、優先度“０”から優先度“３”に下げ、
優先度“０”以下の他のレジスタビットＰＲＲ１〜ＰＲ
Ｒ３の優先度を１ずつ上げる。すなわち、レジスタビッ
トＰＲＲ１を優先度“２”とし、レジスタビットＰＲＲ
２を優先度“０”とし、レジスタビットＰＲＲ３を優先
度“１”とする（状態Ｐ４→状態Ｐ５）。
トＰＲＲ０を、優先度“０”から優先度“３”に下げ、
優先度“０”以下の他のレジスタビットＰＲＲ１〜ＰＲ
Ｒ３の優先度を１ずつ上げる。すなわち、レジスタビッ
トＰＲＲ１を優先度“２”とし、レジスタビットＰＲＲ
２を優先度“０”とし、レジスタビットＰＲＲ３を優先
度“１”とする（状態Ｐ４→状態Ｐ５）。
【０００７】以後、優先度決定回路４は、プライオリテ
ィレジスタ２のレジスタビットＰＲＲ０〜ＰＲＲ３に保
持した優先度が、最も高いレジスタビットＲＱＲ０，Ｒ
ＱＲ１，ＲＱＲ２またはＲＱＲ３を処理要求信号として
選択出力し、また、ＣＰＵｂにより処理許可信号が出力
されることにより、優先度変更回路３はプライオリティ
レジスタ２のレジスタビットＰＲＲ０〜ＰＲＲ３の優先
度を変更する。
ィレジスタ２のレジスタビットＰＲＲ０〜ＰＲＲ３に保
持した優先度が、最も高いレジスタビットＲＱＲ０，Ｒ
ＱＲ１，ＲＱＲ２またはＲＱＲ３を処理要求信号として
選択出力し、また、ＣＰＵｂにより処理許可信号が出力
されることにより、優先度変更回路３はプライオリティ
レジスタ２のレジスタビットＰＲＲ０〜ＰＲＲ３の優先
度を変更する。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のＤＭＡコントローラでは、各周辺
装置ａから出力された処理要求信号が単一の場合（状態
Ｒ２）でも、優先度変更回路３によりプライオリティレ
ジスタ２の優先度が変更され（状態Ｐ２→状態Ｐ３）、
処理要求信号の優先度がすぐに最低レベルに設定されて
しまうため、システムの整合性という点で効率が悪いと
いう問題があった。
うに構成された従来のＤＭＡコントローラでは、各周辺
装置ａから出力された処理要求信号が単一の場合（状態
Ｒ２）でも、優先度変更回路３によりプライオリティレ
ジスタ２の優先度が変更され（状態Ｐ２→状態Ｐ３）、
処理要求信号の優先度がすぐに最低レベルに設定されて
しまうため、システムの整合性という点で効率が悪いと
いう問題があった。
【０００９】この発明の目的は、上記問題点に鑑み、複
数の周辺装置から出力された各処理要求信号に対して、
システムの整合性を維持しつつ優先度を均等に割り付け
ることのできるＤＭＡコントローラを提供することであ
る。
数の周辺装置から出力された各処理要求信号に対して、
システムの整合性を維持しつつ優先度を均等に割り付け
ることのできるＤＭＡコントローラを提供することであ
る。
【００１０】
【課題を解決するための手段】この発明のＤＭＡコント
ローラは、周辺装置から出力された処理要求信号が単一
であるか複数であるかを判別する処理要求信号判別回路
と、この処理要求信号判別回路による判別結果に基づい
て処理要求信号の優先度を変更するか否かを優先度変更
回路に設定する優先度変更制御回路とを備え、周辺装置
から出力された処理要求信号が複数であるときのみに優
先度を変更するようにしたものである。
ローラは、周辺装置から出力された処理要求信号が単一
であるか複数であるかを判別する処理要求信号判別回路
と、この処理要求信号判別回路による判別結果に基づい
て処理要求信号の優先度を変更するか否かを優先度変更
回路に設定する優先度変更制御回路とを備え、周辺装置
から出力された処理要求信号が複数であるときのみに優
先度を変更するようにしたものである。
【００１１】
【作用】この発明の構成によれば、処理要求信号判別回
路は、周辺装置から出力された処理要求信号が単一であ
るか複数であるかを判別し、この判別結果により優先度
変更制御回路は、処理要求信号が単一である場合には、
優先度変更回路に対してプライオリティレジスタの保持
した優先度の変更を禁止し、また、処理要求信号が複数
である場合には、優先度変更回路に対してプライオリテ
ィレジスタの保持した優先度の変更を許可する。したが
って、従来のように、周辺装置から単一の処理要求信号
が出力された場合に、プライオリティレジスタの優先度
が変更され、最高レベルに設定されていた処理要求信号
の優先度がすぐに最低レベルに設定されることはなく、
周辺装置から出力された処理要求信号が複数であるとき
のみに各処理要求信号に対して優先度を均等に割り付け
ることができる。
路は、周辺装置から出力された処理要求信号が単一であ
るか複数であるかを判別し、この判別結果により優先度
変更制御回路は、処理要求信号が単一である場合には、
優先度変更回路に対してプライオリティレジスタの保持
した優先度の変更を禁止し、また、処理要求信号が複数
である場合には、優先度変更回路に対してプライオリテ
ィレジスタの保持した優先度の変更を許可する。したが
って、従来のように、周辺装置から単一の処理要求信号
が出力された場合に、プライオリティレジスタの優先度
が変更され、最高レベルに設定されていた処理要求信号
の優先度がすぐに最低レベルに設定されることはなく、
周辺装置から出力された処理要求信号が複数であるとき
のみに各処理要求信号に対して優先度を均等に割り付け
ることができる。
【００１２】
【実施例】図１は、この発明の一実施例のＤＭＡコント
ローラの構成を示すブロック図である。図１において、
１は周辺装置ａから出力される複数の処理要求信号を保
持する要求レジスタ、２は処理要求信号の優先度を保持
するプライオリティレジスタ、３はＣＰＵｂから処理許
可信号を入力されプライオリティレジスタ２のレジスタ
ビットの保持する優先度を変更する優先度変更回路、４
は要求レジスタ１の保持した複数の処理要求信号のうち
プライオリティレジスタ２の保持した優先度が最高レベ
ルである処理要求信号を選択出力し、この選択した処理
要求信号を保持する要求レジスタ１のレジスタビットを
リセットする優先度決定回路、５は要求レジスタ１の出
力信号により周辺装置ａからの処理要求信号が単一か複
数かを判別する要求レジスタデコード部５ａと、この要
求レジスタデコード部５ａによる判別結果を記憶するフ
ラグ部５ｂとからなる処理要求信号判別回路、６は処理
信号判別回路５による判別結果より処理要求信号の優先
度を変更するか否かを優先度変更回路３に設定する優先
度変更制御回路である。
ローラの構成を示すブロック図である。図１において、
１は周辺装置ａから出力される複数の処理要求信号を保
持する要求レジスタ、２は処理要求信号の優先度を保持
するプライオリティレジスタ、３はＣＰＵｂから処理許
可信号を入力されプライオリティレジスタ２のレジスタ
ビットの保持する優先度を変更する優先度変更回路、４
は要求レジスタ１の保持した複数の処理要求信号のうち
プライオリティレジスタ２の保持した優先度が最高レベ
ルである処理要求信号を選択出力し、この選択した処理
要求信号を保持する要求レジスタ１のレジスタビットを
リセットする優先度決定回路、５は要求レジスタ１の出
力信号により周辺装置ａからの処理要求信号が単一か複
数かを判別する要求レジスタデコード部５ａと、この要
求レジスタデコード部５ａによる判別結果を記憶するフ
ラグ部５ｂとからなる処理要求信号判別回路、６は処理
信号判別回路５による判別結果より処理要求信号の優先
度を変更するか否かを優先度変更回路３に設定する優先
度変更制御回路である。
【００１３】図２はこの発明の一実施例のＤＭＡコント
ローラを構成する要求レジスタ１，プライオリティレジ
スタ２および処理要求信号判別回路５のフラグ部５ｂの
内容を示す状態図である。以下、図１および図２に基づ
いて、ＤＭＡコントローラの動作を説明する。なお、プ
ライオリティレジスタ２の保持する優先度の優先順位
は、レジスタレベル“０”が最も高く、“１”，“２”
および”３”の順に低くなるとする。また、プライオリ
ティレジスタ２の初期状態は、レジスタビットＰＲＲ０
〜ＰＲＲ３の順に優先度“０”〜“３”とする（状態Ｐ
１）。また、要求レジスタ１の初期状態は、すべてのレ
ジスタビットＲＱＲ０〜ＲＱＲ３を“０”とする（状態
Ｒ１）。また、フラグ部５ｂの初期状態は“０”とする
（Ｆ１）。
ローラを構成する要求レジスタ１，プライオリティレジ
スタ２および処理要求信号判別回路５のフラグ部５ｂの
内容を示す状態図である。以下、図１および図２に基づ
いて、ＤＭＡコントローラの動作を説明する。なお、プ
ライオリティレジスタ２の保持する優先度の優先順位
は、レジスタレベル“０”が最も高く、“１”，“２”
および”３”の順に低くなるとする。また、プライオリ
ティレジスタ２の初期状態は、レジスタビットＰＲＲ０
〜ＰＲＲ３の順に優先度“０”〜“３”とする（状態Ｐ
１）。また、要求レジスタ１の初期状態は、すべてのレ
ジスタビットＲＱＲ０〜ＲＱＲ３を“０”とする（状態
Ｒ１）。また、フラグ部５ｂの初期状態は“０”とする
（Ｆ１）。
【００１４】先ず、周辺装置ａから単一の処理要求信号
が発生された場合を説明する。要求レジスタ１に処理要
求信号が入力されることにより、レジスタビットＲＱＲ
１に“１”が入力されたとする（状態Ｒ２）。この際、
処理要求信号は単一であり、他のレジスタビットＲＱＲ
０，ＲＱＲ２およびＲＱＲ３には、処理要求信号が入力
されていない。したがって、処理要求信号判別回路５
は、要求レジスタデコード部５ａにより要求レジスタ１
内の処理要求信号が単一であると判別し、これにより、
フラグ部５ｂを“０”とし、判別信号５０を優先度変更
制御回路６に出力する。判別信号５０を入力された優先
度変更制御回路６は、優先度変更回路６に対して優先度
の変更を禁止する。
が発生された場合を説明する。要求レジスタ１に処理要
求信号が入力されることにより、レジスタビットＲＱＲ
１に“１”が入力されたとする（状態Ｒ２）。この際、
処理要求信号は単一であり、他のレジスタビットＲＱＲ
０，ＲＱＲ２およびＲＱＲ３には、処理要求信号が入力
されていない。したがって、処理要求信号判別回路５
は、要求レジスタデコード部５ａにより要求レジスタ１
内の処理要求信号が単一であると判別し、これにより、
フラグ部５ｂを“０”とし、判別信号５０を優先度変更
制御回路６に出力する。判別信号５０を入力された優先
度変更制御回路６は、優先度変更回路６に対して優先度
の変更を禁止する。
【００１５】その結果、優先度決定回路４が、レジスタ
ビットＲＱＲ１を処理要求信号として選択して出力し、
レジスタビットＲＱＲ１をリセットした（状態Ｒ３）後
に、ＣＰＵｂにより処理許可信号が優先度変更回路３に
入力されても、プライオリティレジスタ２の保持する優
先度は変更されることがない（状態Ｐ３）。次に、周辺
装置ａから複数の処理要求信号が同時に発生された場合
を説明する。
ビットＲＱＲ１を処理要求信号として選択して出力し、
レジスタビットＲＱＲ１をリセットした（状態Ｒ３）後
に、ＣＰＵｂにより処理許可信号が優先度変更回路３に
入力されても、プライオリティレジスタ２の保持する優
先度は変更されることがない（状態Ｐ３）。次に、周辺
装置ａから複数の処理要求信号が同時に発生された場合
を説明する。
【００１６】要求レジスタ１の各レジスタビットＲＱＲ
０，ＲＱＲ２およびＲＱＲ３に“１”が入力されたとす
る（状態Ｒ４）。この際、処理要求信号は複数であるた
め、処理要求信号判別回路５は、要求レジスタデコード
部５ａにより要求レジスタ１内の処理要求信号が複数で
あると判別し、これにより、フラグ部５ｂを“１”と
し、判別信号５０を優先度変更制御回路６に出力する。
判別信号５０を入力された優先度変更制御回路６は、優
先度変更回路３に対して優先度の変更を許可する。この
際、プライオリティレジスタ２の各レジスタビットＰＲ
Ｒ０〜ＰＲＲ３の内容は、状態Ｐ３と同様の状態（状態
Ｐ４）であり、要求レジスタ１のレジスタビットＲＱＲ
０が最も高い優先度となる。したがって、優先度決定回
路４は、レジスタビットＲＱＲ０を処理要求信号として
選択して出力し要求レジスタ１のレジスタビットＲＱＲ
０をリセットする（状態Ｒ５）。そして、ＣＰＵｂによ
り処理許可信号が優先度変更回路３に入力され、これに
より、優先度変更回路３は、プライオリティレジスタ２
の保持する優先度を次のように変更する。
０，ＲＱＲ２およびＲＱＲ３に“１”が入力されたとす
る（状態Ｒ４）。この際、処理要求信号は複数であるた
め、処理要求信号判別回路５は、要求レジスタデコード
部５ａにより要求レジスタ１内の処理要求信号が複数で
あると判別し、これにより、フラグ部５ｂを“１”と
し、判別信号５０を優先度変更制御回路６に出力する。
判別信号５０を入力された優先度変更制御回路６は、優
先度変更回路３に対して優先度の変更を許可する。この
際、プライオリティレジスタ２の各レジスタビットＰＲ
Ｒ０〜ＰＲＲ３の内容は、状態Ｐ３と同様の状態（状態
Ｐ４）であり、要求レジスタ１のレジスタビットＲＱＲ
０が最も高い優先度となる。したがって、優先度決定回
路４は、レジスタビットＲＱＲ０を処理要求信号として
選択して出力し要求レジスタ１のレジスタビットＲＱＲ
０をリセットする（状態Ｒ５）。そして、ＣＰＵｂによ
り処理許可信号が優先度変更回路３に入力され、これに
より、優先度変更回路３は、プライオリティレジスタ２
の保持する優先度を次のように変更する。
【００１７】プライオリティレジスタ２のレジスタビッ
トＰＲＲ０を、優先度“０”から優先度“３”に下げ、
優先度“０”以下の他のレジスタビットＰＲＲ１〜ＰＲ
Ｒ３の優先度を１ずつ上げる。すなわち、レジスタビッ
トＰＲＲ１を優先度“０”とし、レジスタビットＰＲＲ
２を優先度“１”とし、レジスタビットＰＲＲ３を優先
度“２”とする（状態Ｐ４→状態Ｐ５）。
トＰＲＲ０を、優先度“０”から優先度“３”に下げ、
優先度“０”以下の他のレジスタビットＰＲＲ１〜ＰＲ
Ｒ３の優先度を１ずつ上げる。すなわち、レジスタビッ
トＰＲＲ１を優先度“０”とし、レジスタビットＰＲＲ
２を優先度“１”とし、レジスタビットＰＲＲ３を優先
度“２”とする（状態Ｐ４→状態Ｐ５）。
【００１８】以後、要求レジスタ１に処理要求信号が入
力されないとすると、プライオリティレジスタ２の保持
する優先度（状態Ｐ６および状態Ｐ７）に応じて、優先
度決定回路４によりレジスタビットＲＱＲ２，レジスタ
ビットＲＱＲ３の順で選択し、処理要求信号として出力
し、かつ各レジスタビットＲＱＲ２，ＲＱＲ３をリセッ
トとする。また、優先度変更回路３はプライオリティレ
ジスタ２の優先度を変更する（状態Ｒ６および状態Ｒ
７）。フラグ部５ｂは、要求レジスタ１の全てのレジス
タビットＲＱＲ０〜ＲＱＲ３がリセットされたときに
“０”となる（状態Ｆ７）。
力されないとすると、プライオリティレジスタ２の保持
する優先度（状態Ｐ６および状態Ｐ７）に応じて、優先
度決定回路４によりレジスタビットＲＱＲ２，レジスタ
ビットＲＱＲ３の順で選択し、処理要求信号として出力
し、かつ各レジスタビットＲＱＲ２，ＲＱＲ３をリセッ
トとする。また、優先度変更回路３はプライオリティレ
ジスタ２の優先度を変更する（状態Ｒ６および状態Ｒ
７）。フラグ部５ｂは、要求レジスタ１の全てのレジス
タビットＲＱＲ０〜ＲＱＲ３がリセットされたときに
“０”となる（状態Ｆ７）。
【００１９】以上、この実施例によれば、処理要求信号
判別回路５は、周辺装置ａから出力された処理要求信号
が単一であるか複数であるかを要求レジスタデコード部
５ａにより判別しフラグ部５ｂに“０”または“１”を
格納する。そして、優先度変更制御回路６は、フラグ部
５ｂの内容に基づいて優先度変更回路３に対して処理要
求信号の優先度を変更するか否かを設定する。処理要求
信号が単一である場合にはフラグ部５ｂの内容は“０”
となり、優先度変更回路３に対してプライオリティレジ
スタ２の保持した優先度の変更を禁止し、また、処理要
求信号が複数である場合にはフラグ部５ｂの内容は
“１”となり、優先度変更回路３に対してプライオリテ
ィレジスタ２の保持した優先度の変更を許可する。した
がって、従来のように周辺装置から単一の処理要求信号
が出力された場合に、プライオリティレジスタの優先度
が変更され、最高レベルに設定されていた処理要求信号
の優先度がすぐに最低レベルに設定されることはなく、
周辺装置ａから出力された処理要求信号が複数であると
きのみに各処理要求信号に対して優先度を均等に割り付
けることができる。
判別回路５は、周辺装置ａから出力された処理要求信号
が単一であるか複数であるかを要求レジスタデコード部
５ａにより判別しフラグ部５ｂに“０”または“１”を
格納する。そして、優先度変更制御回路６は、フラグ部
５ｂの内容に基づいて優先度変更回路３に対して処理要
求信号の優先度を変更するか否かを設定する。処理要求
信号が単一である場合にはフラグ部５ｂの内容は“０”
となり、優先度変更回路３に対してプライオリティレジ
スタ２の保持した優先度の変更を禁止し、また、処理要
求信号が複数である場合にはフラグ部５ｂの内容は
“１”となり、優先度変更回路３に対してプライオリテ
ィレジスタ２の保持した優先度の変更を許可する。した
がって、従来のように周辺装置から単一の処理要求信号
が出力された場合に、プライオリティレジスタの優先度
が変更され、最高レベルに設定されていた処理要求信号
の優先度がすぐに最低レベルに設定されることはなく、
周辺装置ａから出力された処理要求信号が複数であると
きのみに各処理要求信号に対して優先度を均等に割り付
けることができる。
【００２０】その結果、複数の周辺装置ａにより出力さ
れる各処理要求信号に対して、システムの整合性を維持
しつつ、優先度を均等に割り付けることができる。
れる各処理要求信号に対して、システムの整合性を維持
しつつ、優先度を均等に割り付けることができる。
【００２１】
【発明の効果】この発明のＤＭＡコントローラによれ
ば、処理要求信号判別回路は、周辺装置から出力された
処理要求信号が単一であるか複数であるかを判別し、こ
の判別結果により優先度変更制御回路は、処理要求信号
が単一である場合には、優先度変更回路に対してプライ
オリティレジスタの保持した優先度の変更を禁止し、ま
た、処理要求信号が複数である場合には、優先度変更回
路に対してプライオリティレジスタの保持した優先度の
変更を許可する。これにより、周辺装置から出力された
処理要求信号が複数であるときのみに各処理要求信号に
対して優先度を均等に割り付けることができる。
ば、処理要求信号判別回路は、周辺装置から出力された
処理要求信号が単一であるか複数であるかを判別し、こ
の判別結果により優先度変更制御回路は、処理要求信号
が単一である場合には、優先度変更回路に対してプライ
オリティレジスタの保持した優先度の変更を禁止し、ま
た、処理要求信号が複数である場合には、優先度変更回
路に対してプライオリティレジスタの保持した優先度の
変更を許可する。これにより、周辺装置から出力された
処理要求信号が複数であるときのみに各処理要求信号に
対して優先度を均等に割り付けることができる。
【００２２】その結果、複数の周辺装置により出力され
る各処理要求信号に対して、システムの整合性を維持し
つつ、優先度を均等に割り付けることができる。
る各処理要求信号に対して、システムの整合性を維持し
つつ、優先度を均等に割り付けることができる。
【図１】この発明の一実施例のＤＭＡコントローラの構
成を示すブロック図である。
成を示すブロック図である。
【図２】この発明の一実施例のＤＭＡコントローラの構
成を構成する要求レジスタ１，プライオリティレジスタ
２および処理要求信号判別回路５のフラグ部５ｂの内容
を示す状態図である。
成を構成する要求レジスタ１，プライオリティレジスタ
２および処理要求信号判別回路５のフラグ部５ｂの内容
を示す状態図である。
【図３】従来のＤＭＡコントローラの構成を示すブロッ
ク図である。
ク図である。
【図４】従来のＤＭＡコントローラを構成する要求レジ
スタ１およびプライオリティレジスタ２の内容を示す状
態図である。
スタ１およびプライオリティレジスタ２の内容を示す状
態図である。
１ 要求レジスタ ２ プライオリティレジスタ ３ 優先度変更回路 ４ 優先度決定回路 ５ 処理要求信号判別回路 ６ 優先度変更制御回路 ａ 周辺装置
Claims (1)
- 【請求項１】 複数の周辺装置から出力される各処理要
求信号に対する優先度を保持したプライオリティレジス
タと、前記優先度の高い順に前記各処理要求信号を選択
出力する優先度決定回路と、前記優先度を変更する優先
度変更回路とを備えたＤＭＡコントローラであって、 前記周辺装置から出力された処理要求信号が単一である
か複数であるかを判別する処理要求信号判別回路と、こ
の処理要求信号判別回路による判別結果に基づいて前記
処理要求信号の優先度を変更するか否かを前記優先度変
更回路に設定する優先度変更制御回路とを備え、前記周
辺装置から出力された処理要求信号が複数であるときの
みに前記優先度を変更するようにしたＤＭＡコントロー
ラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26382191A JPH05108543A (ja) | 1991-10-11 | 1991-10-11 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26382191A JPH05108543A (ja) | 1991-10-11 | 1991-10-11 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108543A true JPH05108543A (ja) | 1993-04-30 |
Family
ID=17394700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26382191A Pending JPH05108543A (ja) | 1991-10-11 | 1991-10-11 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108543A (ja) |
-
1991
- 1991-10-11 JP JP26382191A patent/JPH05108543A/ja active Pending
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