JPH06161885A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH06161885A JPH06161885A JP4339834A JP33983492A JPH06161885A JP H06161885 A JPH06161885 A JP H06161885A JP 4339834 A JP4339834 A JP 4339834A JP 33983492 A JP33983492 A JP 33983492A JP H06161885 A JPH06161885 A JP H06161885A
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Abstract
に検出するメモリアクセス制御装置において、入力アド
レスを一部デコードしてグループ毎に分割しておくこと
により、バンクアクセス競合チェックに必要となるハー
ドウェア量を低減する。 【構成】 ポート選択手段20は入力アドレスポート1
0を参照し、選択アドレスポート28のいずれかに入力
アドレスを振り分け、アドレス比較手段40によってア
ドレス履歴保持手段30のアドレスと比較する。各ポー
トにおけるアドレス比較結果は、比較結果統合手段50
によってまとめられ、比較結果出力ポート60に出力さ
れる。
Description
構成される記憶装置に対するアクセスに際し、各バンク
におけるアクセス競合を回避するためにアクセスアドレ
スを比較する制御装置に関する。
力ポート毎にアドレス履歴保持手段とアドレス比較手段
を備えていた。このメモリアクセス制御装置では、図9
のようにあるひとつの入力ポートのアドレスに対して全
てのポートの履歴アドレスを比較することによりバンク
アドレスの競合を検出していた。
メモリアクセス制御装置では、アドレス比較手段におけ
るアドレス比較器の数が入力ポート数の2乗に比例して
しまうというハードウェア規模上の問題点があった。ま
た、アドレス履歴保持手段やアドレス比較手段における
アドレスは、バンクアドレスを表現するのに十分なだけ
のビット幅を用意する必要があった。このように、従来
のメモリアクセス制御装置にはハードウェアのコストに
関して解決すべき課題があった。本発明の目的は、この
ような従来の課題を除去して、効率の高いメモリアクセ
ス制御装置を提供することにある。
メモリバンクから構成される記憶装置に対するアクセス
に際し、各バンクにおける競合を回避するためにアクセ
スアドレスを比較する制御装置において、複数の入力ポ
ートから同時に入力される各要求アドレスの一部に基づ
いて各要求アドレスの残りの部分を複数の出力ポートの
ひとつに振り分けるポート選択手段と、各ポートに過去
にアクセスしたアドレスを保持するアドレス履歴保持手
段と、ポート選択手段からの入力アドレスとアドレス履
歴保持手段の保持アドレスとを比較するアドレス比較手
段と、このアドレス比較手段からの比較結果をまとめる
比較結果統合手段とを備えたことを特徴とする。
において各要求アドレスに対応する要求アクセス長に従
い、複数の出力ポートのうちひとつ以上に振り分けるこ
とを特徴とする。
たアドレス履歴と入力アドレスとの比較をポート毎に独
立して行なうことができ、必要とされるアドレス比較器
の数を入力ポート数に比例する数に抑えることができ
る。また、振り分けられたポートの位置によってアドレ
スの一部が一意に固定されてしまうため、その部分の比
較を省略することができ、アドレス履歴保持手段やアド
レス比較手段におけるアドレスのビット幅を減少させる
ことができる。これらにより、効率の高いメモリアクセ
ス制御装置を提供することができる。
の一実施例を図面により説明する。図1は本発明の一実
施例を示す構成図である。図中10はアクセスを要求す
る入力アドレスポートである。20は入力アドレスを複
数の出力ポートのひとつに振り分けるポート選択手段で
ある。30は該ポートに過去にアクセスされたアドレス
を保持するアドレス履歴保持手段である。40は該ポー
トへの入力アドレスとアドレス履歴保持手段30の内容
とを比較するアドレス比較手段である。50はアドレス
比較手段40の各々の比較結果をまとめる比較結果統合
手段である。60は比較結果出力ポートである。
いる。図中21は入力アドレスポート10のアドレスを
ポート選択用のデコード信号22と残りのアドレス部分
23とに分離するアドレス分離回路である。24はポー
ト選択用のデコード信号22をデコードするアドレスデ
コード回路である。25はアドレスデコード回路24に
よる選択信号に基づいて、アドレス群23の中からひと
つのアドレスを選択するポート選択回路である。28は
選択されたアクセスアドレスを出力する選択アドレスポ
ートである。
の構成を表している。図中31は過去に該ポートにアク
セスした履歴を保持するポートアクセス履歴保持手段で
ある。38はポートアクセス履歴保持手段31に各々保
持されているアドレス情報をアドレス比較手段40に出
力するアドレス履歴出力手段である。
成を表している。図中41はアドレス履歴保持手段30
のアドレス履歴出力手段38からのアドレスとポート選
択手段20からのアドレスとを比較するアドレス比較手
段である。43はアドレス比較器41によるアドレス比
較結果である。45はアドレス比較結果43をまとめる
ポート比較結果統合手段である。48はポート比較結果
統合手段45によるポート内アドレス比較結果である。
置において、本発明の内容を説明する。入力アドレスポ
ート10から入力された各々のアドレスはポート選択手
段20のアドレス分離回路21によりデコード信号22
と残りのアドレス23に分離される。このデコード信号
22のビット幅はlog(N)になる。但し、Nはメモ
リアクセス制御装置内の内部ポート数である。ポート選
択回路25ではアドレス23のうちアドレスデコード回
路24により選択されたポートに対応するアドレスを選
択アドレスポート28に出力する。但し、複数のアドレ
スデコード回路24から同一のポート選択回路25が選
択されることがないことが保証されている必要がある。
アドレス履歴保持手段30の各アドレスとを、アドレス
比較手段40内のアドレス比較器41で各々比較する。
ポート内のあるアドレス比較器41でアドレス一致が検
出された場合には、該ポートのアクセスにおいてバンク
競合が起こることが予測できる。このアドレス比較結果
43はポート比較結果統合手段45によってポート毎に
まとめられ、ポート内アドレス比較結果48を出力す
る。この各ポート内アドレス比較結果48はさらに比較
結果統合手段50によってまとめられ、比較結果出力ポ
ート60から結果が出力される。
は、アドレス履歴保持手段30内のポートアクセス履歴
保持手段31のうち最上流のものにまず保持され、以降
サイクル毎に連続するポートアクセス履歴保持手段31
に伝搬していく。ここで必要なアクセス履歴保持手段3
1の段数は、メモリバンクのバンクサイクルタイムに依
存する。
ける動作例を図5により説明する。図5は、図1のメモ
リアクセス制御装置の一動作例を示す図である。まず、
第1サイクルに入力アドレスポート10のいずれかに入
力されたアドレスの下位2ビットに基づき、ポート選択
手段20においていずれかの選択アドレスポート28に
上位2ビットを出力する。但し、この例ではバンクアド
レス全体を4ビットで表現して、入力ポートを4つ、履
歴保持のための内部ポートを4つとしている。一般にこ
の構成はシステムに応じて任意の形を選択できる。図5
の例では、第1サイクルで2つの入力アドレスポート1
0において有効なバンクアドレスが入力される。入力ア
ドレス(1)の“1101”は下位ビット“01”であ
るため、4つの選択アドレスポート28のうち“01”
を担当するポートに振り分けれられ、該ポートに接続す
るアドレス履歴保持手段30とアドレス比較手段40に
“11”の値が与えられる。入力アドレス(2)につい
ても同様であり、“1000”であることから、“0
0”用のポートに“10”の値が入る。このとき、まだ
各アドレス履歴保持手段30にはアドレスが登録されて
いないと仮定すると、両アクセスは競合することなく、
比較結果出力ポート60からアクセス許可信号が出力さ
れる。また、この時選択アドレスポート28にある2つ
のアドレスは各々アドレス履歴保持手段30に登録さ
れ、バンクサイクルタイム分保持されていく。
あり、入力アドレス(2)が“1001”であることか
ら、“01”用のポートに“10”の値が入る。アドレ
ス比較手段40での比較の結果、競合しないため、前サ
イクルと同様に、比較結果出力ポート60からアクセス
許可信号が出力され、アドレス履歴保持手段30に登録
される。
“1000”であることから、“00”用のポートに
“10”の値が入る。この時、第1サイクルで登録され
た“00”用履歴保持の値が“10”であることから、
アドレス比較手段40においてアドレス競合が検出さ
れ、比較結果出力ポート60からアクセス不許可信号が
出力される。このため、本サイクルの入力アドレス
(1)のアクセスは禁止され、アドレス履歴保持手段3
0への登録は行なわれない。
明する。図6は、本発明によるメモリアクセス制御装置
の一実施例である。図1におけるポート選択手段20に
代わり、アドレス幅解読手段70が用いられ、要求アド
レス幅ポート15が加えられている以外は、前述した図
1の実施例と同じ構成となっている。本構成では、要求
アドレスポート15によって与えられた各アクセス要求
アドレス幅に従い、各入力アドレスの一部がひとつ以上
の選択アドレスポート28に出力される。これによっ
て、バンクアクセス基本単位の整数倍の幅をもったアク
セスについてもバンク競合を予測することができる。
している。図中74は、デコード信号22により選択さ
れるポート開始位置と要求アドレス幅ポート15による
アドレス幅に基づき、ポート選択回路25に対するアド
レス選択信号を生成するアドレス幅デコード回路であ
る。このような構成をとることにより、ひとつの入力ア
ドレスを元に複数の選択アドレスポート28を選択する
ことが可能となる。
により説明する。図8は、図6に示したメモリアクセス
制御装置の一動作例を示す図である。まず、第1サイク
ルに入力アドレスポート10に入力されたアドレスの下
位2ビットと要求アドレス幅ポート15に入力されたア
ドレス幅とに基づき、アドレス幅解読手段70において
ひとつ以上の選択アドレスポート28に上位2ビットを
出力する。但し、この例ではアドレス幅は“Singl
e”“Double”の2種類を選択可能とし、“Do
uble”の時は入力アドレスを基点として連続する語
を選択できるものとしている。一般にこの構成はシステ
ムに応じて任意の形を選択できる。図8の例では、第1
サイクルで1つの入力アドレスポート10において有利
なバンクアドレスが入力される。入力アドレス(1)の
“1100”は下位ビット“00”であり、入力アドレ
ス幅(1)は“Single”であるため、4つの選択
アドレスポート28のうち“00”を担当するポートに
振り分けられ、該ポートに接続するアドレス履歴保持手
段30とアドレス比較手段40に“11”の値が与えら
れる。この時、まだ各アドレス履歴保持手段30にはア
ドレスが登録されていないと仮定すると、該アクセスは
競合することなく、比較結果出力ポート60からアクセ
ス許可信号が出力される。また、この時選択アドレスポ
ート28にあるアドレスはアドレス履歴保持手段30に
登録され、バンクサイクルタイム分保持されていく。
(1)が“1101”で、入力アドレス幅(1)が“S
ingle”であることから、“01”用のポートに
“11”の値が入る。アドレス比較手段40での比較の
結果、競合しないため、前サイクルと同様に、比較結果
出力ポート60からアクセス許可信号が出力され、アド
レス履歴保持手段30に登録される。
(2)が“1000”で、入力アドレス幅(2)が“D
ouble”であるため、“00”用のポートと“0
1”用のポートの両方に“10”の値が入る。アドレス
比較手段40での比較の結果、競合しないため、前サイ
クルと同様に、比較結果出力ポート60からアクセス許
可信号が出力され、アドレス履歴保持手段30に登録さ
れる。
“1001”で、入力アドレス幅(2)が“Singl
e”であることから、“01”用のポートに“10”の
値が入る。この時、第3サイクルで登録された“01”
用履歴保持の値が“10”であることから、アドレス比
較手段40においてアドレス競合が検出され、比較結果
出力ポート60からアクセス不許可信号が出力される。
このため、本サイクルの入力アドレス(1)のアクセス
は禁止され、アドレス履歴保持手段30への登録は行な
われない。
よると、保持されたアドレス履歴と入力アドレスとの比
較をポート毎に独立して行なうことができ、必要とされ
るアドレス比較器の数を入力ポート数に比例する数に抑
えることができる。また、振り分けられたポートの位置
によってアドレスの一部が一意に固定されてしまうた
め、その部分の比較を省略することができ、アドレス履
歴保持手段やアドレス比較手段におけるアドレスのビッ
ト幅を減少させることができ、ハードウェアコストの低
い、無駄の少ない効率的なメモリアクセス制御装置を提
供することができる。
図。
図。
図。
図。
Claims (2)
- 【請求項1】 複数のメモリバンクから構成される記憶
装置に対するアクセスに際し、各バンクにおける競合を
回避するためにアクセスアドレスを比較する制御装置に
おいて、複数の入力ポートから同時に入力される各要求
アドレスの一部に基づいて各要求アドレスの残りの部分
を複数の出力ポートのひとつに振り分けるポート選択手
段と、各ポートに過去にアクセスしたアドレスを保持す
るアドレス履歴保持手段と、前記ポート選択手段からの
入力アドレスと前記アドレス履歴保持手段の保持アドレ
スとを比較するアドレス比較手段と、このアドレス比較
手段からの比較結果をまとめる比較結果統合手段とを備
えたことを特徴とするメモリアクセス制御装置。 - 【請求項2】 前記ポート選択手段において各要求アド
レスに対応する要求アクセス長に従い、複数の出力ポー
トのうちひとつ以上に振り分けることを特徴とする請求
項1に記載のメモリアクセス制御装置。
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