JPS6142306B2 - - Google Patents

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JPS6142306B2
JPS6142306B2 JP52118879A JP11887977A JPS6142306B2 JP S6142306 B2 JPS6142306 B2 JP S6142306B2 JP 52118879 A JP52118879 A JP 52118879A JP 11887977 A JP11887977 A JP 11887977A JP S6142306 B2 JPS6142306 B2 JP S6142306B2
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JP
Japan
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bus
information processing
gate circuit
common bus
output
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JP52118879A
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Toshinori Ootsuka
Takashi Toyofuku
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NEC Corp
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Nippon Electric Co Ltd
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

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  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Multi Processors (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 この発明は複数個の情報処理装置が共通のバス
を使用して情報処理を行う情報処理方式における
共通バスを使用するためのバス制御装置に関する
ものである。
複数個の情報処理装置が共通のバスを使用する
場合、従来はこの共通バスを制御するための機能
をある１個の情報処理装置が持つているか、又は
これらの情報処理装置とは別に共通バスを制御す
るための回路を持つていて、各情報処理装置はこ
れに対して互に独立にバス使用要求を示す信号線
をもち、更にバスの使用が許可されたかどうかを
示す信号線をもつていた。この従来のバス制御方
式では共通バスを使用する情報処理装置はそれぞ
れバス制御のために２本の信号線をもつ必要があ
つた。従つて特に各情報処理装置をそれぞれ単一
集積回路にて構成した場合はその外部端子数が多
くなる欠点があつた。
この発明の目的はバス制御回路を共通バスを使
用する各情報処理装置に内蔵させることによりバ
ス制御のための信号線を一つの共通バスに対して
１本としたバス制御装置を提供することにある。
複数個の情報処理装置が共通バスに接続され、
これを共通に使用して情報処理を行う方式におい
て、この発明では共通バスが使用されているか使
用されていないかを示す情報が与えられる１本の
バス使用状態信号線を各情報処理装置に共通に接
続し、かつ各情報処理装置に以下に述べるバス制
御回路をそれぞれ内蔵させる。このバス制御回路
は情報処理装置の外部に対して共通バス及びバス
使用状態信号線と結ばれ情報処理装置内部におい
ては共通バスの使用要求の有無を示すバス使用要
求信号線が導入され、共通バスが使用可能かどう
かを示すバス使用許可信号線が導出される。更に
このバス制御回路は比較器とバス切換ゲートとメ
モリとからなり、バス切換ゲートはバス使用状態
信号線とバス使用要求信号線との各情報を入力と
し共通バスが使用されていない状態にあり、しか
もバス使用要求がある時にのみ上記メモリの内容
を直接又はここれと１対１の対応をもたせたもの
を共通バス上に出力する。この時比較器はメモリ
の内容と共通バス上のデータの内容とを比較し、
共通バスが使用可能かどうかを判断し、その結果
をバス使用許可信号線にのせ、使用可能な場合は
バス使用要求が無くなるまでバス使用状態信号線
上に使用状態であることを示す信号をのせ続け
る。
ある１つの情報処理装置がバスを使用している
とバス使用状態信号線はバスが使用状態にあるこ
とを示しているので他の情報処理装置は共通バス
上にデータをのせることが禁止され共通バスを使
用している情報処理装置は他の情報処理装置にじ
やまされることはない。また共通バスが使用状態
にない時に複数個の情報処理装置が同時にバス使
用要求を出した場合、共通バス上にはそれぞれの
情報処理装置のバス制御回路のメモリの内容が出
力されるのでその値は合成されたものとなる。そ
れぞれの情報処理装置のバス制御回路の比較器は
共通バス上のデータと内蔵するメモリの内容とを
比較し共通バスが使用可能かどうか判断する。こ
の場合後で明らかにするが各メモリの内容を選定
し、かつ比較器を選ぶことにより優先順位に従つ
てバス使用要求を出した情報処理装置中の１個の
みを共通バス使用可能とすることができる。
このようにして複数個の情報処理装置が共通バ
スを使用するシステムにおいてバス制御のための
回路を別に付加したり、この機能を１つの情報処
理装置に持たせる必要が無くなりシステムの設計
が容易となる。更にバス制御のための信号線は１
種類の共通バスに対して１本であるので結線が容
易となる。
次に図面を参照して説明しよう。第１図は従来
の方式を示し、情報処理装置P1〜Ｐoは共通バス
１１に共通に接続され、このバス１１を利用して
情報処理を行行うが同時には情報処理装置P1〜Ｐ
o中の１つだけしかバス１１を利用することがで
きない。従つてバス制御回路１２を設け、各情報
処理装置P1〜Ｐoはそれぞれ各別のバス要求信号
線１３とバス使用許可信号線１４とを通じてバス
制御回路１２に接続され、このバス制御回路１２
からの指示に従つてバス１１を使用していた。信
号線１３，１４のために多くの配線を必要とし
た。
この発明においては第２図に示すようにバス制
御回路１２は使用されず、１本のバス使用状態信
号線１５が情報処理装置P1〜Ｐoに共通に接続さ
れ、かつ各情報処理装置P1〜Ｐoにはそれぞれバ
ス制御回路１６が内蔵される。バス制御回路１６
は第３図に示すように内部のバス使用要求信号線
１７からの要求信号と、バス使用状態信号線１５
の情報とがバス切換ゲート１８に与えられ、共通
バスが使用されてない場合はメモリ１９に貯えら
れているそお情報処理装置を示す情報が必要に応
じてデコーダ２１にてデコードされ、切換ゲート
１８を通じて共通バス１１へ送出される。また共
通バス１１のデータとデータ２１の出力、つまり
メモリ１９の内容とが比較器２２で比較され、両
者が一致すると内部のバス使用許可信号線２３に
許可信号を出し、かつ内部バス２４と共通バス１
１とを切換ゲート１８を通じて接続してバス１１
が使用状態になり、これと同時に比較器２２から
バスを使用中であることを示す情報がバス使用状
態信号線１５に与えられる。
バス制御回路１６の更に具体的な例を第４図に
示しその動作を詳細に説明する。情報処理装置Ｐ
の内部でバス使用要求が発生すると、バス使用要
求信号線１７の信号は高レベルとなり、これとバ
ス使用状態信号線１５上の共通バスが使用状態に
あるか否かを示す信号とがAND回路２６へ供給
される。よつて共通バス１１が使用状態にあれば
バス使用状態信号線１５は低レベルであつて
AND回路２６の出力は低レベルとなり比較器２
２は動作せず、AND回路２６の出力は比較器２
２の出力ゲート２７に与えられているため比較器
２２の出力、即ちゲート２７の出力は低レベルを
保持する。しかしバス使用状態信号線１５から共
通バス１１が使用状態ではないことを示す高レベ
ル信号が出ているならばAND回路２６の出力は
高レベルになり、その出力によりトランスフアゲ
ートTR1〜TR4がそれぞれオンとされ、メモリ１
９の内容がデコーダ２１でデコードされた出力
M1〜M4がそれぞれゲートTR1〜TR4を通じ、更
に出力バツフアOB1〜OB4を通じて共通バス１１
に出力されると同時に比較器２２は動作を開始す
る。比較器２２はメモリ１９の内容をデコードし
た出力と共通バス１１のデータB1〜B4とを排他
的論理和回路XOR1〜XOR4でそれぞれ比較し、
一致したらゲート２７の出力を高レベルとし、不
一致ならば低レベルとする。即ちすべてのデータ
が一致すると回路XOR1〜XOR4の出力はオア回
路OR1〜OR4を通じてAND回路２８に与えられて
いるため、その出力が高レベルになりその高レベ
ルは出力ゲート２７へ与えられているから比較器
２２の出力は高レベルとなり、これによりSRフ
リツプフロツプ２９がセツトされる。フリツプフ
ロツプ２９の出力がバス使用状態信号線１５に
与えられ、これがバス使用状態にあることを示す
低レベルになる。またフリツプフロツプ２９のＱ
出力、即ちバス使用許可信号によりトランスフア
ゲートTR5〜TR8がオンとされ、これ等ゲートを
通じて内部バス２４と共通バス１１とが互に接続
され、同時にAND回路２６の出力が低レベルに
もどるためゲートTR1〜TR4はオフしてメモリ１
９と共通バス１１とは切り離され、また比較器２
２はその動作を停止し、比較器２２の出力は低レ
ベルになるためフリツプフロツプ２９は前の状態
を保持し続ける。
情報処理装置Ｐの内部においてバス要求がなく
なるとバス使用要求信号線１７は高レベルになり
バスを使用していないことを示すと共に、フリツ
プフロツプ２９の高レベルの出力がゲート２６
に与えられて、ゲート２６はバス使用要求信号を
待受ける状態になる。
共通バス１１に接続された情報処理装置の複数
個が同時に共通バス使用要求信号を出すと、上述
したようにしてそれぞれの情報処理装置は同時に
共通バス１１上にそれぞれのメモリ１９の内容こ
の例ではその内容をデコードしたものを出力す
る。これ等メモリ内容は共通バス１１で合成さ
れ、何れの情報処理装置においても比較器２２で
一致が検出されない。この例ではメモリ１９の内
容により比較器２２における比較するビツトを予
め決めることにより一つの情報処理装置だけが比
較器で一致が検出され、その情報処理装置だけが
共通バスの使用が許される。つまりメモリ１９の
内容により決まる優先順位が情報処理装置に与え
られる。
この点を更に詳細に説明すると、第４図に示す
ようにデコーダ２１の出力M1はANDゲートG1〜
G4にも供給され、M2はゲートG2〜G4へも、M3は
ゲートG3，G4へも、M4はゲートG4へもそれぞれ
供給され、これ等NADゲートG1〜G4はそれぞれ
オア回路OR1〜OR4へ供給される。従つて第５図
に示すようにメモリ１９の内容が１，１の場合は
デコーダ２１の出力M1，M2，M3，M4は0111とな
り、そのM1＝０がNANDゲートG1〜G4のすべて
に供給されており、これ等出力はすべて高レベル
になり、AND回路２８の出力が高レベルにな
る。メモリ１９の内容は共通バス１１へ供給され
ており、かつ他の情報処理装置のメモリ１９は
１，１以外の内容であるから、これ等他の情報処
理装置の比較器の出力は高レベルにならない。つ
まりメモリ１９の内容が１，１の場合は排他的論
理和回路XOR1〜XOR4の比較に無関係にAND回
路２８の出力が高レベルになるため優先度が最も
高い。メモリ１９の内容が１，０の場合はデコー
ダ２１の出力は1011となり、このM2＝０がゲー
トG2〜G4に与えられ、その出力がすべて高レベ
ルになるため排他的論理和回路XOR1の出力が高
レベルになればAND回路２８の出力が高レベル
になる。同様にしてメモリ１９の内容が０，０の
場合はデコーダ２１の出力は1110となり、排他的
論理和回路XOR1〜XOR3のすべての出力が高レ
ベルになつた時にAND回路２８の出力が高レベ
ルになる。以上の関係からメモリ１９の内容が
1.1，1.0，0.1，0.0の順に優先度が低くなる。メ
モリ１９として書込み、読出し可能なものを使用
すればこの内容をソフトウエア上変えることによ
つて情報処理装置P1〜Ｐoの相互間の優先順位を
そのつど変えることが可能となる。また場合によ
れば複数の情報処理装置に対し同一優先順位を与
えることもできる。メモリ１９の内容を直接共通
バス１１へ供給してもよく、共通バス１１のデー
タとメモリ１９の内容とを直接比較してもよい。
【図面の簡単な説明】
第１図は従来のバス制御方式を用いた情報処理
方式を示す構成図、第２図はこの発明によるバス
制御装置を用いた情報処理方式の一例を示す構成
図、第３図はこの発明によるバス制御装置に用い
るバス制御回路の一例を簡略化して示すブロツク
図、第４図はバス制御回路の具体例を示す図、第
５図は優先順位の決定を説明するための図であ
る。 P1〜Ｐo：情報処理装置、１１：共通バス、１
５：バス使用状態信号線、１６：バス制御回路、
１７：バス使用要求信号線、１９：メモリ、２
１：デコーダ、２２…比較器、２３：バス使用許
可信号線、２４：内部バス。

Claims (1)

    【特許請求の範囲】
  1. １ 複数の情報処理装置が互いに共通に使用でき
    る共通バスに並列に接続された情報処理システム
    において、前記共通バスとは独立に該共通バスの
    使用状態を示す信号が転送されるバス使用状態信
    号線が前記各情報処理装置に共通に接続され、各
    情報処理装置は内部に自己のネームコードを示す
    情報が記憶されたメモリと、該メモリと前記共通
    バスとを電気的に接続する第１のゲート回路と、
    内部バスと、該内部バスと前記共通バスとを電気
    的に接続する第２のゲート回路と、前記共通バス
    上のデータと前記メモリのネームコードとを比較
    するため、前記メモリと前記共通バスとに入力が
    接続され、両者が一致した時のみ一致信号を出力
    端から出力する比較回路と、内部で発生される共
    通バス使用要求信号と前記バス使用状態信号線上
    の信号とを入力とする第３のゲート回路と、該第
    ３のゲート回路の出力と前記比較回路からの一致
    信号とを入力とする第４のゲート回路と、該第４
    のゲート回路の出力でセツトされ、前記共通バス
    使用要求信号の反転信号によつてリセツトされる
    フリツプ・フロツプと、該フリツプ・フロツプの
    真出力信号で前記第２のゲート回路の開閉を制御
    する手段と、前記第３のゲート回路の出力で前記
    第１のゲート回路の開閉を制御する手段と、前記
    フリツプ・フロツプの補出力信号を前記第３のゲ
    ート回路および前記バス使用状態信号号線に供給
    する手段とを有し、前記第１のゲート回路と前記
    第２のゲート回路とは同時に開状態にならないよ
    うに制御することを特徴する情報処理システム。
JP11887977A 1977-10-03 1977-10-03 Bus controller Granted JPS5463634A (en)

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