JPS6086659A - 優先順位制御方式 - Google Patents
優先順位制御方式Info
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- JPS6086659A JPS6086659A JP19575383A JP19575383A JPS6086659A JP S6086659 A JPS6086659 A JP S6086659A JP 19575383 A JP19575383 A JP 19575383A JP 19575383 A JP19575383 A JP 19575383A JP S6086659 A JPS6086659 A JP S6086659A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ある共通資源を各装置が占有するときの優先
順位制御方式に係り、特に各装置に他の装置の要求と自
装置の要求との優先順位を判定する優先順位制御手段を
設けることによって共通資源を占有する分散型要求制御
システムにおける優先順位制御方式に関する。
順位制御方式に係り、特に各装置に他の装置の要求と自
装置の要求との優先順位を判定する優先順位制御手段を
設けることによって共通資源を占有する分散型要求制御
システムにおける優先順位制御方式に関する。
各ＣＰＵが大容量の記憶装置を持つ代りに、１個の大容
量の主記憶装置を各ＣＰＵが共用できるようにすれば、
各ＣＰＵの稼働率を低下させることなく、全体のコンピ
ュータシステムの構成全簡素化することができる。また
、各端末装置がそれぞれ情報部−理装置を持つ代りに、
１つの中央情報処理装置を設け、各端末装置がこの中央
情報処理装置を共用するようにすれば、各端末装置の情
報処理能力を低下させることなく、全体の情報処理シス
テムの構成を簡素化することができる。
量の主記憶装置を各ＣＰＵが共用できるようにすれば、
各ＣＰＵの稼働率を低下させることなく、全体のコンピ
ュータシステムの構成全簡素化することができる。また
、各端末装置がそれぞれ情報部−理装置を持つ代りに、
１つの中央情報処理装置を設け、各端末装置がこの中央
情報処理装置を共用するようにすれば、各端末装置の情
報処理能力を低下させることなく、全体の情報処理シス
テムの構成を簡素化することができる。
このようなシステムは９分散型要求制御システムと呼ば
れているが、この分散型を制御システムにおいては、Ｃ
ＰＵ又は端末装置といった各装置が主記憶装置や中央情
報処理装置等の共通資源を同時に要求しないように制御
することが必要である。このため、優先順位制御手段を
設けて、同時要求が起きるのを防止している。
れているが、この分散型を制御システムにおいては、Ｃ
ＰＵ又は端末装置といった各装置が主記憶装置や中央情
報処理装置等の共通資源を同時に要求しないように制御
することが必要である。このため、優先順位制御手段を
設けて、同時要求が起きるのを防止している。
第１図唸、従来の分散型要求制御システムにおける優先
順位制御回路を示したものである。図において、ＲＥＱ
１〜ＲＦｉＱ５は５個の要求線で１図示しない共通資源
を含む中央処理装置に接続されている。ｔＢＵＳＹ線は
図示しない共通パスが占有されていることを示すビジー
信号を送る線で、共通パスが占有されないときに高レベ
ル、使用中は低レベルとなる。１１−１〜１１−５は、
共通資源を占有する５個の各装置で、内部にそれぞれ優
先順位制御回路（以下ＰＯＣ回路という）１２−１〜１
２−５を有している。図では５個の装置の場合を示して
いるが、装置の数はこれに限るものではない。
順位制御回路を示したものである。図において、ＲＥＱ
１〜ＲＦｉＱ５は５個の要求線で１図示しない共通資源
を含む中央処理装置に接続されている。ｔＢＵＳＹ線は
図示しない共通パスが占有されていることを示すビジー
信号を送る線で、共通パスが占有されないときに高レベ
ル、使用中は低レベルとなる。１１−１〜１１−５は、
共通資源を占有する５個の各装置で、内部にそれぞれ優
先順位制御回路（以下ＰＯＣ回路という）１２−１〜１
２−５を有している。図では５個の装置の場合を示して
いるが、装置の数はこれに限るものではない。
各ＰＯＣ回路１２−１〜１２−５には、それぞれアンド
グー）１３．７リツプフ四ツブ１４．ノット回路１５．
バッファアンプ１６．ゲート１３に入るノット回路１７
（１７−１，１７−２，１７−５・・・・・・）を有
している。
グー）１３．７リツプフ四ツブ１４．ノット回路１５．
バッファアンプ１６．ゲート１３に入るノット回路１７
（１７−１，１７−２，１７−５・・・・・・）を有
している。
ＰＯＣ回路１２−１〜１２−５の動作を装［１１−３及
び１１−４を例にとって説明する。装［１１−３のＰＯ
Ｃ回路１２−３においては、 ＲＥＱｌ及びＲＥＱ２か
ら上位順位装置の要求信号がノット回路１７−１−３及
び１７−２−Ｓを通ってアントゲ−）１３７３に入り、
装置１１−３の要求信号ＲＥＱＳ３はノくツファアンプ
１６を通ってＲＢＱ５及びゲート１５に送られる。装置
１１−４のＰＯＣ回路１２−４においては。
び１１−４を例にとって説明する。装［１１−３のＰＯ
Ｃ回路１２−３においては、 ＲＥＱｌ及びＲＥＱ２か
ら上位順位装置の要求信号がノット回路１７−１−３及
び１７−２−Ｓを通ってアントゲ−）１３７３に入り、
装置１１−３の要求信号ＲＥＱＳ３はノくツファアンプ
１６を通ってＲＢＱ５及びゲート１５に送られる。装置
１１−４のＰＯＣ回路１２−４においては。
ＲＦ！Ｑ１〜ＲＢＱ５から上位順位装置の要求信号がノ
ット回路１７−１−４〜１７−３−４を通ってアントゲ
−）１５−４に入り、装置１１−４の要求信号ＲＥ Ｑ
Ｓ４はバッファアンプ１６−４を通ってＲＢ Ｑ ４
及びアンドゲート１３−４に送られる。一般に装置１１
−１のＰＯＣ回路１２−１においては、ＲＥＱ１〜ＲＪ
４Ｑｉ−１から上位順位装置の要求信号がノット回路１
７−１〜１７−（＋’−１）を通ってアンドゲート１３
−量に入り、装［１１−１の要求信号ＲＥＱＳｌは。
ット回路１７−１−４〜１７−３−４を通ってアントゲ
−）１５−４に入り、装置１１−４の要求信号ＲＥ Ｑ
Ｓ４はバッファアンプ１６−４を通ってＲＢ Ｑ ４
及びアンドゲート１３−４に送られる。一般に装置１１
−１のＰＯＣ回路１２−１においては、ＲＥＱ１〜ＲＪ
４Ｑｉ−１から上位順位装置の要求信号がノット回路１
７−１〜１７−（＋’−１）を通ってアンドゲート１３
−量に入り、装［１１−１の要求信号ＲＥＱＳｌは。
バッファアンプ１６−１を通ってＲＥＱＩ及びアンドゲ
ート１３−１に入る。
ート１３−１に入る。
ＰＯＣ回路１２−３において、上位装置１２−．１゜１
２−２のいずれかが要求信号を送出すると、要求信号は
、 ＲＥＱｌ又はＲＦｉＱ２からノット回路１７−１−
４．１７−２−３ を通ってアンドゲート１３−３に入
シこれをオフにする。ＪＫｆｉのフリップ７四ッグ１４
−３は、オフ入力でオフ出力を発生して占有許可信号Ａ
ＣＫ３をオフにするとともにノット回路１６−３によシ
＊ＢＵＳＹ線を高レベルにして、装置１１−６が共通パ
スを占有するのを阻止する。
２−２のいずれかが要求信号を送出すると、要求信号は
、 ＲＥＱｌ又はＲＦｉＱ２からノット回路１７−１−
４．１７−２−３ を通ってアンドゲート１３−３に入
シこれをオフにする。ＪＫｆｉのフリップ７四ッグ１４
−３は、オフ入力でオフ出力を発生して占有許可信号Ａ
ＣＫ３をオフにするとともにノット回路１６−３によシ
＊ＢＵＳＹ線を高レベルにして、装置１１−６が共通パ
スを占有するのを阻止する。
上位装［１２−１，１２−２のいずれも要求信号を発し
ていないときは、ノット回路１７−１−５．１７−２−
３はオンとなり、＊ＢＵＳＹ線は当然高レベルすなわち
オンである。したがって、装Ｆ／、１１−５が要求信号
ＲＥＱ８３を送出すると、アンドゲート１３−３はオン
になシ、フリップ７四ッグ１４−３もオンとなって、占
有許可信号ＡＣＫ３を発生し共通パスを占有させる。同
時にノット回路１５−３をオフ（低レベル）にし、＊Ｂ
Ｕ８Ｙ＠を低レベルにして１１−５以外の各装置のアン
トゲ−）１３−ｉ（ｉ〜３）を−斉にオフにし、各装置
における占有許可信号ＡＣＫｉ（，１〜３）の発生を禁
止する。さらにＲＢＱＳ３は下位装置のアンドゲート１
３をオフにして、下位装置における占有許可信号ＡＣＫ
Ｄｉ＞３）の発生を二重に禁止する。なお、ＣＡＮ社占
有解除信号である。
ていないときは、ノット回路１７−１−５．１７−２−
３はオンとなり、＊ＢＵＳＹ線は当然高レベルすなわち
オンである。したがって、装Ｆ／、１１−５が要求信号
ＲＥＱ８３を送出すると、アンドゲート１３−３はオン
になシ、フリップ７四ッグ１４−３もオンとなって、占
有許可信号ＡＣＫ３を発生し共通パスを占有させる。同
時にノット回路１５−３をオフ（低レベル）にし、＊Ｂ
Ｕ８Ｙ＠を低レベルにして１１−５以外の各装置のアン
トゲ−）１３−ｉ（ｉ〜３）を−斉にオフにし、各装置
における占有許可信号ＡＣＫｉ（，１〜３）の発生を禁
止する。さらにＲＢＱＳ３は下位装置のアンドゲート１
３をオフにして、下位装置における占有許可信号ＡＣＫ
Ｄｉ＞３）の発生を二重に禁止する。なお、ＣＡＮ社占
有解除信号である。
同様に、装置１１−４は、上位装置＆、１１−１〜１１
−３が要求信号を送出していないときだけ、下位装置に
優先してＲＢＱ８４により共通パスを占有することがで
きる。
−３が要求信号を送出していないときだけ、下位装置に
優先してＲＢＱ８４により共通パスを占有することがで
きる。
以上説明したように、従来の１） ９ Ｃ回路において
は、各装置に与えられた優先順位によってそのハードウ
ェアを別々のものにしなければならなかった。そのだめ
、同一のノ１−ドウエアを持つ複数の装置を優先１１位
のみ差異を設けて使用しようとするときは、ｐｏｃ回路
の部分だけを別々にしなければならない不都合がちった
。
は、各装置に与えられた優先順位によってそのハードウ
ェアを別々のものにしなければならなかった。そのだめ
、同一のノ１−ドウエアを持つ複数の装置を優先１１位
のみ差異を設けて使用しようとするときは、ｐｏｃ回路
の部分だけを別々にしなければならない不都合がちった
。
また、ハードウェアの異なる複数の装置を用いる場合で
も、ｐｏｃ回路は、常に他の装置と異なるように作る必
要があった。さらに、その装置の優先順位が一度決定さ
れると、その後は変更できないという欠点があった。
も、ｐｏｃ回路は、常に他の装置と異なるように作る必
要があった。さらに、その装置の優先順位が一度決定さ
れると、その後は変更できないという欠点があった。
本発明の目的は９分散型要求制御システムの各装置にお
ける優先順位制御回路（ｐｏｃ回路）を同一のハードウ
ェアで構成するとともに、各装置の優先順位を可変なも
のとした優先順位制御方式を提供するにある。
ける優先順位制御回路（ｐｏｃ回路）を同一のハードウ
ェアで構成するとともに、各装置の優先順位を可変なも
のとした優先順位制御方式を提供するにある。
この目的を達成するだめ本発明の優先順位制御方式では
、各装置に他の装置の要求と自装置の要求との優先順位
を判定する優先順位制御手段を設けることにより共通資
源を占有する分散型要求制御システムの優先１＠位制御
方式において、各装置の優先順位を適宜設定できる優先
順位情報入力手段と、この優先順位情報をデコードする
第１および第２のデコード手段と、自装置の要求をドラ
イブするとともに自装置より下位順位装置の要求の有無
にかかわらず上位順位装置の要求のみを監視してパス占
有権を獲得する論理手段を有し、同一のハードウェアで
優先順位情報にもとづき優先順位を設定できるようにし
たことを特徴とする。
、各装置に他の装置の要求と自装置の要求との優先順位
を判定する優先順位制御手段を設けることにより共通資
源を占有する分散型要求制御システムの優先１＠位制御
方式において、各装置の優先順位を適宜設定できる優先
順位情報入力手段と、この優先順位情報をデコードする
第１および第２のデコード手段と、自装置の要求をドラ
イブするとともに自装置より下位順位装置の要求の有無
にかかわらず上位順位装置の要求のみを監視してパス占
有権を獲得する論理手段を有し、同一のハードウェアで
優先順位情報にもとづき優先順位を設定できるようにし
たことを特徴とする。
本発明の一実施例を第２図に基づいて説明する。
本発明においては各装置に設けられた優先順位制御回路
（ＰＯＣ回路）は全て同一のノ・−ドウエア構成になっ
ているので、第２図には、優先１杭位が４番目の装［２
１−４が代表して示されている。
（ＰＯＣ回路）は全て同一のノ・−ドウエア構成になっ
ているので、第２図には、優先１杭位が４番目の装［２
１−４が代表して示されている。
第２図において、ＲＥＱｉ〜Ｉ（ＥＱ５は５個の要求線
で９図示しない共通資源を有する中央処理装置ｉＶ。
で９図示しない共通資源を有する中央処理装置ｉＶ。
に接続されている。＊ＢＵＳＹ線は１図示しない共通バ
スが占有されていることを示すビジー信号を送るビジー
線で、共通バスが占翁されていないときには為レベル、
使用されているときすなわちビジーのときは低レベルと
なる。２１−１〜２１−５は。
スが占有されていることを示すビジー信号を送るビジー
線で、共通バスが占翁されていないときには為レベル、
使用されているときすなわちビジーのときは低レベルと
なる。２１−１〜２１−５は。
共通資源を占有する５個の各装置で、内部にそれぞれ同
じハードウェアからなるＰＯＣ回路２２−１〜２２−５
を有している。各ＰＯＣ回路２２−１〜２２−５ Ｋは
、それぞれアンドゲート２３−ｉ、フリップフロップ２
４−１ 、オープンコレクタ素子からなるノット回路２
５−４，５個の３状態ＴＴＬ２６−１〜２６−５．５個
のナントゲート２７−１−１〜２７−５−量、第１デコ
ーダ回路２Ｂ、第２デコーダ回路２９及び優先順位情報
レジスタ３０遁・らなっている。
じハードウェアからなるＰＯＣ回路２２−１〜２２−５
を有している。各ＰＯＣ回路２２−１〜２２−５ Ｋは
、それぞれアンドゲート２３−ｉ、フリップフロップ２
４−１ 、オープンコレクタ素子からなるノット回路２
５−４，５個の３状態ＴＴＬ２６−１〜２６−５．５個
のナントゲート２７−１−１〜２７−５−量、第１デコ
ーダ回路２Ｂ、第２デコーダ回路２９及び優先順位情報
レジスタ３０遁・らなっている。
（以上ｉ−１〜５）
（各ｐｏｃ回路２２−１〜２２−５は同一のハードウェ
アをもつので以上、添字１（＋−１〜５）は省略して説
明する） ３状態ＴＴＬ２６を２６−１で説明すると、コントクー
ル入力■がＨ状態であればイネーブルされ。
アをもつので以上、添字１（＋−１〜５）は省略して説
明する） ３状態ＴＴＬ２６を２６−１で説明すると、コントクー
ル入力■がＨ状態であればイネーブルされ。
出力■は入力■の状態Ｈ又はＬに対応してＨ又はＬ状態
となる。コントロール人力■がＬ状態となるとオフとな
り出力は高インピーダンス（ハイ２）状態となる。
となる。コントロール人力■がＬ状態となるとオフとな
り出力は高インピーダンス（ハイ２）状態となる。
各３状態ＴＴＬ２６−１〜２６−５の出力端は、 ＲＥ
Ｑ１〜ＲＨＱ５に接続されるとともに、ナントゲート２
７−１〜２７−５を通ってアンドゲート２３に加えられ
る。各３状ｆｉＴＴＬ２６−１〜２６−５の入力端に紘
装ａｌｉ２１−４の要求信号ＲＥＱ８４が加えられる。
Ｑ１〜ＲＨＱ５に接続されるとともに、ナントゲート２
７−１〜２７−５を通ってアンドゲート２３に加えられ
る。各３状ｆｉＴＴＬ２６−１〜２６−５の入力端に紘
装ａｌｉ２１−４の要求信号ＲＥＱ８４が加えられる。
この要求信号ＲＥＱ８４は同時にアンドゲート２３にも
加えられる。各３状態ＴＴＬ２６−１〜２６−５のコン
トロール入力端には、第１デコーダ回路２Ｂの出力ａｌ
ｌ ｂｌｌ Ｃ１ｌ ｄｌｌ ｅｌが加えられる。
加えられる。各３状態ＴＴＬ２６−１〜２６−５のコン
トロール入力端には、第１デコーダ回路２Ｂの出力ａｌ
ｌ ｂｌｌ Ｃ１ｌ ｄｌｌ ｅｌが加えられる。
ナンドゲー）２７−１〜２７−５の他方には、第２デコ
ード回路の出力”ｌｒ １）！＋ ’２＋ ４＋ ６２
が加えられる。
ード回路の出力”ｌｒ １）！＋ ’２＋ ４＋ ６２
が加えられる。
第１及び第２デコード回路２８及び２９０入力ＩＫは優
先１１位情報レジスタ３０に入力された優先順位情報が
供給される。
先１１位情報レジスタ３０に入力された優先順位情報が
供給される。
アンドゲート２３の出力はＪＫｍの７リツプ７四ツブ２
４のＪ端子に加えられ、フリップフロップ２４の出力は
占有許可信号ＡＣＫとして出力されるとともに、ノット
回路２５を辿って＊ＢＵ８Ｙ線に加えられる。＊ＢＵ８
Ｙ綜はアンドゲート２３の入力端に４接続される。ＣＡ
Ｎ３は装置ｒｔ２１−３の占有解除信号である。
４のＪ端子に加えられ、フリップフロップ２４の出力は
占有許可信号ＡＣＫとして出力されるとともに、ノット
回路２５を辿って＊ＢＵ８Ｙ線に加えられる。＊ＢＵ８
Ｙ綜はアンドゲート２３の入力端に４接続される。ＣＡ
Ｎ３は装置ｒｔ２１−３の占有解除信号である。
優先順位情報レジスタ３０に入力される優先順位情報は
中央処理装置からプログラムにより設定される。この優
先順位情報とＮＳ１デコード回路（第１ＤＥＣ）、２９
の出力（ａｌ〜ｅ１）及び第２デコード回路（１２ＤＥ
ｃ）３ｏの出力（ａ２〜ｊ２ ）の関係は２表１のよう
に設定される。
中央処理装置からプログラムにより設定される。この優
先順位情報とＮＳ１デコード回路（第１ＤＥＣ）、２９
の出力（ａｌ〜ｅ１）及び第２デコード回路（１２ＤＥ
ｃ）３ｏの出力（ａ２〜ｊ２ ）の関係は２表１のよう
に設定される。
優先順位は、最上段のｒｏｏｏＪが最も高く下段に行く
程低い関係になっている。中欄の「ドライブする要求信
号」欄には、要求信号が加えられる要求線（ＲＥＱ１〜
ＲＢＱ５ ）を、右欄の［ゲートする他の要求信号欄」
には、アンドゲート２３に加えられる他の要求信号を示
している。
程低い関係になっている。中欄の「ドライブする要求信
号」欄には、要求信号が加えられる要求線（ＲＥＱ１〜
ＲＢＱ５ ）を、右欄の［ゲートする他の要求信号欄」
には、アンドゲート２３に加えられる他の要求信号を示
している。
次に、装置２１−３における優先順位情報レジスタ３０
−３に、優先順位情報としてｒｏｌｌＪが入力された場
合を例にとって、第２図の動作を表１に基づいて説明す
る。
−３に、優先順位情報としてｒｏｌｌＪが入力された場
合を例にとって、第２図の動作を表１に基づいて説明す
る。
優先順位情報がｒｏｌｌＪであるので、第１デコード回
路２８の出力ａｌ、ｂｌ、 Ｃ１ｌ ｄＩ、ｅｌけ１表
１より「０ 、 Ｏ、０、１、ＤＪとなる。この出力ｒ
０００１０」 がコント四−ル入力として、それぞれ３
状態ＴＴＬ２６−１〜２６−５に加えられると「１」で
あるｄ。
路２８の出力ａｌ、ｂｌ、 Ｃ１ｌ ｄＩ、ｅｌけ１表
１より「０ 、 Ｏ、０、１、ＤＪとなる。この出力ｒ
０００１０」 がコント四−ル入力として、それぞれ３
状態ＴＴＬ２６−１〜２６−５に加えられると「１」で
あるｄ。
が加えられた３状態ＴＴＬ２６−４ だけがイネーブル
され、要求信号Ｒｈ１Ｑ８３でＲＥＱ４をドライブする
（表１中欄）。その他の６状態ＴＴＬは高インピーダン
ス状態となり、他の各要求線ＲＥＱｊ（ｊ〜４）及びナ
ントゲート２７−ｊ（ｊ−￥−４）には何の信号も供給
しない。
され、要求信号Ｒｈ１Ｑ８３でＲＥＱ４をドライブする
（表１中欄）。その他の６状態ＴＴＬは高インピーダン
ス状態となり、他の各要求線ＲＥＱｊ（ｊ〜４）及びナ
ントゲート２７−ｊ（ｊ−￥−４）には何の信号も供給
しない。
一方、第２デコード回路２９は、優先順位情報［０１１
Ｊを受けると、出力ａｔ、ｂｚ、ｃ２． ｄ２＋ ｅ２
として表１よりｒｌ、１，１，０．ＤＪを発生する。こ
の出力ｒ１１１００Ｊが、ナントゲート２７−１〜２７
−５の一方の端子に加えられると、「０」が加えられる
ナントゲート２７−４及び２７−５がオンになり。
Ｊを受けると、出力ａｔ、ｂｚ、ｃ２． ｄ２＋ ｅ２
として表１よりｒｌ、１，１，０．ＤＪを発生する。こ
の出力ｒ１１１００Ｊが、ナントゲート２７−１〜２７
−５の一方の端子に加えられると、「０」が加えられる
ナントゲート２７−４及び２７−５がオンになり。
ＲＢＱ４及びＲＥＱ５の要求信号の有無に無関係にアン
ドゲート２３に「１」出力を供給する（表１右欄）。
ドゲート２３に「１」出力を供給する（表１右欄）。
他のナントゲート２７−１〜２７−３の一方には、出力
１１２ｔ ｂ２＋ ｃｆｉにより「１」が加えられる。
１１２ｔ ｂ２＋ ｃｆｉにより「１」が加えられる。
したがって、ナントゲート２７−１〜２７−６は。
３Ｏ−ＩＫより優先１１１位が上位に割付けられている
装置からの要求信号ＲＥＱｉ〜ＲＢＱ３がいずれも無い
ときにオンとなり、アンドゲート２３をオンにする。
装置からの要求信号ＲＥＱｉ〜ＲＢＱ３がいずれも無い
ときにオンとなり、アンドゲート２３をオンにする。
アンドゲート２３０オン出力は、ＪＫ型の７リツプフロ
ツプ２４のＪ端子に加えられてこれをオンにし、占有許
可信号ＡＣＫを発生して共通バスを占有させる。同時に
ノット回路２５をオフ（低レベル）にし、＊ＢＵＳＹ線
を低レベルにして２１−３以外の各装置のアンドゲート
２３を一斉にオフにし、各装置における占有許可信号Ａ
ＣＫの発生を禁止する。さらにＲＥＱ８５はＲＥＱ４に
より下位装置のアンドゲート２５をオフにして、下位装
置における占有許可信号ＡＣＫの発生を二重に禁止する
。
ツプ２４のＪ端子に加えられてこれをオンにし、占有許
可信号ＡＣＫを発生して共通バスを占有させる。同時に
ノット回路２５をオフ（低レベル）にし、＊ＢＵＳＹ線
を低レベルにして２１−３以外の各装置のアンドゲート
２３を一斉にオフにし、各装置における占有許可信号Ａ
ＣＫの発生を禁止する。さらにＲＥＱ８５はＲＥＱ４に
より下位装置のアンドゲート２５をオフにして、下位装
置における占有許可信号ＡＣＫの発生を二重に禁止する
。
このようにして、装置ｉ！２１−５は、 ＲＥｔＱ４及
びＲＥＱ５の要求信号の有無に無関係に、５０−１によ
り上位に割付けられている装置からのＲＢＱ１〜ＲＦＩ
Ｑ３による要求信号のみを監視してバス占有権を得るこ
とができる。
びＲＥＱ５の要求信号の有無に無関係に、５０−１によ
り上位に割付けられている装置からのＲＢＱ１〜ＲＦＩ
Ｑ３による要求信号のみを監視してバス占有権を得るこ
とができる。
同様に、他の装置も、下位装置における要求信号の有無
に無関係に、上位装置からの要求信号の有無だけを監視
し、上位装置が全て要求信号を出していないときにバス
占有権を得ることができる。
に無関係に、上位装置からの要求信号の有無だけを監視
し、上位装置が全て要求信号を出していないときにバス
占有権を得ることができる。
装置２１−４の優先順位情報レジスタ！ＩＯに入力され
る優先順位情報はｒｏｌｌＪに限定されるものではなく
、必要に応じて変更することができ、優先順位情報を変
更すれば、他のノ・−ドウエアに同等変更を加えること
なく、その優先順位に応じたバス占有動作を行なうこと
ができる。
る優先順位情報はｒｏｌｌＪに限定されるものではなく
、必要に応じて変更することができ、優先順位情報を変
更すれば、他のノ・−ドウエアに同等変更を加えること
なく、その優先順位に応じたバス占有動作を行なうこと
ができる。
各装Ｎ、 Ｋおける優先度の大小、優先度の変化等に応
じて中央処理装置がプログラムにより適宜設定される。
じて中央処理装置がプログラムにより適宜設定される。
従来と異なる優先順位が優先順位情報レジスタ３０にセ
ットされれは、その値によりフレキシブルに優先順位が
決定される。
ットされれは、その値によりフレキシブルに優先順位が
決定される。
優先順位情報レジスタ３０のビット数をｍとすると ２
ｍ個の装置の優先順位を制御することができる。
ｍ個の装置の優先順位を制御することができる。
優先順位をセットする優先順位情報入力手段とし、優先
順位情報レジスタ３０の代りに、バックパネル方式を使
用することができる。
順位情報レジスタ３０の代りに、バックパネル方式を使
用することができる。
すなわち、２００回路を組み込んだプリント板ヲハツク
パネノＬ−ＢＰにセットするとキ、バックパネルＢＰに
は、あらかじめ優先順位に対応してセット個所が指定さ
れている。容共［祉指定された優先順位に当るセット、
個所にその２００回路を組み込んだプリント板をセット
する。パックパネルＢＰは、セットされた２００回路に
所定の優先順位情報を供給する。２００回路を組み込ん
だプリント板のセット個所を変更することにより優先順
位を変更することができる。優先順位の指定、変更は、
前述のように、各装置における優先度の大小、優先度の
変化等により中央処理装置がプログラムにより適宜設定
する。
パネノＬ−ＢＰにセットするとキ、バックパネルＢＰに
は、あらかじめ優先順位に対応してセット個所が指定さ
れている。容共［祉指定された優先順位に当るセット、
個所にその２００回路を組み込んだプリント板をセット
する。パックパネルＢＰは、セットされた２００回路に
所定の優先順位情報を供給する。２００回路を組み込ん
だプリント板のセット個所を変更することにより優先順
位を変更することができる。優先順位の指定、変更は、
前述のように、各装置における優先度の大小、優先度の
変化等により中央処理装置がプログラムにより適宜設定
する。
尚、３０には各装置に異なった値がセットされなければ
ならない。
ならない。
以上説明したように９本発明によれば９分散型要求制御
システムの各装置における優先順位ｆ［ｌｌＩ御回路を
同一の）・−ドウエアで構成すること力；できる。さら
に、各装置の優先順位をプログラムによりフレキシブル
に設定することができる。ノ・−ドウエアが同一でちる
ので製造面、保守２点検の面で極めて有利である。
システムの各装置における優先順位ｆ［ｌｌＩ御回路を
同一の）・−ドウエアで構成すること力；できる。さら
に、各装置の優先順位をプログラムによりフレキシブル
に設定することができる。ノ・−ドウエアが同一でちる
ので製造面、保守２点検の面で極めて有利である。
第１図は従来の優先順位制御回路の説ｉｌ１図、コ５２
図は本発明の優先順位制御方式の説明図である。 図中、１１−１〜１１−５は共通資源を占有する各装置
、１２−１〜１２−５は各装置に設けらｉ’ｌ−７’Ｃ
漫先順位制御回路（２００回路）、１５はアンドゲート
、１４はＪＫＷのフリップ７０ツブ、１５はノット回路
、１６はバッファアンプ、１７−１〜１７−５はノット
回路、２１−１〜２１−５は共ａｔ源を占有する各装置
、２２−１〜２２−５は各装置に設Ｖｙらすした優先順
位制御回路（２００回路）、２３−３はアンドゲート、
２４−３はＪＫ型のフリップフロラ７°。 ２５−６はノット回路、２６−１−３〜２６−５−３は
３状態Ｔ Ｔ Ｌ 、 ２７−１−３〜２７−５−３は
ナントゲート。 ２Ｂ−３は第１デコード回路、 ２９−３社第２デコ一
ド回路、３０−５は優先順位情報レジスタを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
図は本発明の優先順位制御方式の説明図である。 図中、１１−１〜１１−５は共通資源を占有する各装置
、１２−１〜１２−５は各装置に設けらｉ’ｌ−７’Ｃ
漫先順位制御回路（２００回路）、１５はアンドゲート
、１４はＪＫＷのフリップ７０ツブ、１５はノット回路
、１６はバッファアンプ、１７−１〜１７−５はノット
回路、２１−１〜２１−５は共ａｔ源を占有する各装置
、２２−１〜２２−５は各装置に設Ｖｙらすした優先順
位制御回路（２００回路）、２３−３はアンドゲート、
２４−３はＪＫ型のフリップフロラ７°。 ２５−６はノット回路、２６−１−３〜２６−５−３は
３状態Ｔ Ｔ Ｌ 、 ２７−１−３〜２７−５−３は
ナントゲート。 ２Ｂ−３は第１デコード回路、 ２９−３社第２デコ一
ド回路、３０−５は優先順位情報レジスタを示す。 特許出願人 富士通株式会社 代理人弁理士 山 谷 晧 榮
Claims (1)
- 各装置に他の装置の要求とα装置の要求との優先順位を
判定する優先順位制御手段を設けることにより共通資源
を占有する分散型要求制御システムの優先順位制御方式
において、各装置の優先順位を適宜設定できる優先順位
情報六方手段と、この優先順位情報をデコードする第１
および第２のデコード手段と、自装置の要求をドライブ
するとともに自装置より下位順位装置の要求の有無にか
かわらず上位順位装置の要求のみを監視してバス占有横
を獲得する論理手段を有し、同一のハードウェアで優先
順位情報にもとづき優先１１位を設定できるようＫした
ことを特徴とする優先順位制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19575383A JPS6086659A (ja) | 1983-10-18 | 1983-10-18 | 優先順位制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19575383A JPS6086659A (ja) | 1983-10-18 | 1983-10-18 | 優先順位制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6086659A true JPS6086659A (ja) | 1985-05-16 |
Family
ID=16346386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19575383A Pending JPS6086659A (ja) | 1983-10-18 | 1983-10-18 | 優先順位制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134753A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | マルチプロセツサシステム |
| EP0228914A2 (en) | 1985-12-28 | 1987-07-15 | Konica Corporation | Method of processing lightsensitive silver halide color photographic material |
| JPH0675928A (ja) * | 1991-08-02 | 1994-03-18 | Agency Of Ind Science & Technol | 並列計算機におけるプライオリティ制御回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5513475A (en) * | 1978-07-14 | 1980-01-30 | Nec Corp | Bus selection system |
| JPS5856124A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | バス占有優先度制御方式 |
-
1983
- 1983-10-18 JP JP19575383A patent/JPS6086659A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5463634A (en) * | 1977-10-03 | 1979-05-22 | Nec Corp | Bus controller |
| JPS5513475A (en) * | 1978-07-14 | 1980-01-30 | Nec Corp | Bus selection system |
| JPS5856124A (ja) * | 1981-09-30 | 1983-04-02 | Toshiba Corp | バス占有優先度制御方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134753A (ja) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | マルチプロセツサシステム |
| EP0228914A2 (en) | 1985-12-28 | 1987-07-15 | Konica Corporation | Method of processing lightsensitive silver halide color photographic material |
| JPH0675928A (ja) * | 1991-08-02 | 1994-03-18 | Agency Of Ind Science & Technol | 並列計算機におけるプライオリティ制御回路 |
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