JP3010947B2 - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
- Publication number
- JP3010947B2 JP3010947B2 JP4339834A JP33983492A JP3010947B2 JP 3010947 B2 JP3010947 B2 JP 3010947B2 JP 4339834 A JP4339834 A JP 4339834A JP 33983492 A JP33983492 A JP 33983492A JP 3010947 B2 JP3010947 B2 JP 3010947B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- port
- access
- control device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
- G06F13/1626—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests
- G06F13/1631—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement by reordering requests through address comparison
Description
【０００１】
【産業上の利用分野】本発明は複数のメモリバンクから
構成される記憶装置に対するアクセスに際し、各バンク
におけるアクセス競合を回避するためにアクセスアドレ
スを比較する制御装置に関する。
構成される記憶装置に対するアクセスに際し、各バンク
におけるアクセス競合を回避するためにアクセスアドレ
スを比較する制御装置に関する。
【０００２】
【従来の技術】従来のメモリアクセス制御装置では、入
力ポート毎にアドレス履歴保持手段とアドレス比較手段
を備えていた。このメモリアクセス制御装置では、図９
のようにあるひとつの入力ポートのアドレスに対して全
てのポートの履歴アドレスを比較することによりバンク
アドレスの競合を検出していた。
力ポート毎にアドレス履歴保持手段とアドレス比較手段
を備えていた。このメモリアクセス制御装置では、図９
のようにあるひとつの入力ポートのアドレスに対して全
てのポートの履歴アドレスを比較することによりバンク
アドレスの競合を検出していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
メモリアクセス制御装置では、アドレス比較手段におけ
るアドレス比較器の数が入力ポート数の２乗に比例して
しまうというハードウェア規模上の問題点があった。ま
た、アドレス履歴保持手段やアドレス比較手段における
アドレスは、バンクアドレスを表現するのに十分なだけ
のビット幅を用意する必要があった。このように、従来
のメモリアクセス制御装置にはハードウェアのコストに
関して解決すべき課題があった。本発明の目的は、この
ような従来の課題を除去して、効率の高いメモリアクセ
ス制御装置を提供することにある。
メモリアクセス制御装置では、アドレス比較手段におけ
るアドレス比較器の数が入力ポート数の２乗に比例して
しまうというハードウェア規模上の問題点があった。ま
た、アドレス履歴保持手段やアドレス比較手段における
アドレスは、バンクアドレスを表現するのに十分なだけ
のビット幅を用意する必要があった。このように、従来
のメモリアクセス制御装置にはハードウェアのコストに
関して解決すべき課題があった。本発明の目的は、この
ような従来の課題を除去して、効率の高いメモリアクセ
ス制御装置を提供することにある。
【０００４】
前述の課題を解決するために本願第１の発明は；複数の
メモリバンクから構成される記憶装置に対するアクセス
に際し、各バンクにおける競合を回避するためにアクセ
スアドレスを比較する制御装置において、複数の入力ポ
ートから同時に入力される各要求アドレスの一部に基づ
いて各要求アドレスの残りの部分を複数の出力ポートの
ひとつに振り分けるポート選択手段と、各ポートに過去
にアクセスしたアドレスを保持するアドレス履歴保持手
段と、ポート選択手段からの入力アドレスとアドレス履
歴保持手段の保持アドレスとを比較するアドレス比較手
段と、このアドレス比較手段からの比較結果をまとめる
比較結果統合手段とを備えたことを特徴とする。
メモリバンクから構成される記憶装置に対するアクセス
に際し、各バンクにおける競合を回避するためにアクセ
スアドレスを比較する制御装置において、複数の入力ポ
ートから同時に入力される各要求アドレスの一部に基づ
いて各要求アドレスの残りの部分を複数の出力ポートの
ひとつに振り分けるポート選択手段と、各ポートに過去
にアクセスしたアドレスを保持するアドレス履歴保持手
段と、ポート選択手段からの入力アドレスとアドレス履
歴保持手段の保持アドレスとを比較するアドレス比較手
段と、このアドレス比較手段からの比較結果をまとめる
比較結果統合手段とを備えたことを特徴とする。
【０００５】また、本願の第２の発明は；請求項１に記載の発明において、 前記ポート手段におい
て各要求アドレスに対応する要求アクセス長に従い、複
数の出力ポートのうちひとつ以上に振り分けることを特
徴とする。また、本願の第３の発明は；複数のメモリポートを有する記憶手段であって、そのメ
モリポートの各々には複数のメモリバンクを接続する記
憶手段と、この記憶手段に対して複数のメモリアクセス
要求を同時に発行するプロセッサ手段とを有するデータ
処理装置におけるメモリアクセス制御装置において、前
記プロセッサ手段からの複数のメモリアクセス要求の各
々を前記記憶手段のメモリポートに対応するように振り
分けるポート選択手段と、前記記憶手段のメモリポート
に対応するように複数設けられ、前記ポート選択手段に
より振り分けられたメモリアクセス要求に含まれるメモ
リアドレスを受け取ってこのメモリアドレスがバンクビ
ジー状態のメモリバンクに含まれるかを各々がチェック
する複数のバンクビジーチェック手段とを備えたことを
特徴とする。また、本願の第４の発明は； 請求項３に記載の発明において、前記複数のバンクビジ
ーチェック手段の各々は、前記ポート選択手段により振
り分けられたメモリアクセス要求に含まれるメモリアド
レスを受け取り、各メモリポート毎のビジー状態にある
バンクアドレス群を保持する複数のアドレス履歴保持部
と、前記複数のアドレス履歴保持部が保持するアドレス
群と、前記ポート選択手段により振り分けられたメモリ
アクセス要求に含まれるメモリアドレスとを比較して、
各メモリポート毎にアドレスが一致したことを示すアド
レス一致検出信号を生成する複数のアドレス比較部とを
有していることを特徴とする。また、本願の第５の発明
は； 請求項３に記載の発明において、前記ポート選択手段
は、前記プロセッサ手段からの複数のメモリアクセス要
求に含まれるメモリアドレスの各々について、当該メモ
リアドレスの一部をデコードする複数のアドレスデコー
ド回路と、前記複 数のアドレスデコード回路からのデコ
ード済み信号として、前記メモリアドレスの残りの部分
の群から各々が一つを選択する複数のポート選択回路と
を有していることを特徴とする。また、本願の第６の発
明は； 請求項３に記載の発明において、前記ポート選択手段
は、前記プロセッサ手段からの複数のメモリアクセス要
求に含まれるメモリアドレスの各々について、当該メモ
リアドレスの一部をデコードするとともに、当該メモリ
アクセス要求が複数のポートにまたがるアクセスである
か否かを判断する複数のアドレスデコード回路と、前記
複数のアドレスデコード回路からのデコード済み信号を
制御信号として、前記メモリアドレスの残りの部分の群
から各々が一つを選択する複数のポート選択回路とを有
していることを特徴とする。
て各要求アドレスに対応する要求アクセス長に従い、複
数の出力ポートのうちひとつ以上に振り分けることを特
徴とする。また、本願の第３の発明は；複数のメモリポートを有する記憶手段であって、そのメ
モリポートの各々には複数のメモリバンクを接続する記
憶手段と、この記憶手段に対して複数のメモリアクセス
要求を同時に発行するプロセッサ手段とを有するデータ
処理装置におけるメモリアクセス制御装置において、前
記プロセッサ手段からの複数のメモリアクセス要求の各
々を前記記憶手段のメモリポートに対応するように振り
分けるポート選択手段と、前記記憶手段のメモリポート
に対応するように複数設けられ、前記ポート選択手段に
より振り分けられたメモリアクセス要求に含まれるメモ
リアドレスを受け取ってこのメモリアドレスがバンクビ
ジー状態のメモリバンクに含まれるかを各々がチェック
する複数のバンクビジーチェック手段とを備えたことを
特徴とする。また、本願の第４の発明は； 請求項３に記載の発明において、前記複数のバンクビジ
ーチェック手段の各々は、前記ポート選択手段により振
り分けられたメモリアクセス要求に含まれるメモリアド
レスを受け取り、各メモリポート毎のビジー状態にある
バンクアドレス群を保持する複数のアドレス履歴保持部
と、前記複数のアドレス履歴保持部が保持するアドレス
群と、前記ポート選択手段により振り分けられたメモリ
アクセス要求に含まれるメモリアドレスとを比較して、
各メモリポート毎にアドレスが一致したことを示すアド
レス一致検出信号を生成する複数のアドレス比較部とを
有していることを特徴とする。また、本願の第５の発明
は； 請求項３に記載の発明において、前記ポート選択手段
は、前記プロセッサ手段からの複数のメモリアクセス要
求に含まれるメモリアドレスの各々について、当該メモ
リアドレスの一部をデコードする複数のアドレスデコー
ド回路と、前記複 数のアドレスデコード回路からのデコ
ード済み信号として、前記メモリアドレスの残りの部分
の群から各々が一つを選択する複数のポート選択回路と
を有していることを特徴とする。また、本願の第６の発
明は； 請求項３に記載の発明において、前記ポート選択手段
は、前記プロセッサ手段からの複数のメモリアクセス要
求に含まれるメモリアドレスの各々について、当該メモ
リアドレスの一部をデコードするとともに、当該メモリ
アクセス要求が複数のポートにまたがるアクセスである
か否かを判断する複数のアドレスデコード回路と、前記
複数のアドレスデコード回路からのデコード済み信号を
制御信号として、前記メモリアドレスの残りの部分の群
から各々が一つを選択する複数のポート選択回路とを有
していることを特徴とする。
【０００６】
【作用】このような手段をとることによって、保持され
たアドレス履歴と入力アドレスとの比較をポート毎に独
立して行なうことができ、必要とされるアドレス比較器
の数を入力ポート数に比例する数に抑えることができ
る。また、振り分けられたポートの位置によってアドレ
スの一部が一意に固定されてしまうため、その部分の比
較を省略することができ、アドレス履歴保持手段やアド
レス比較手段におけるアドレスのビット幅を減少させる
ことができる。これらにより、効率の高いメモリアクセ
ス制御装置を提供することができる。
たアドレス履歴と入力アドレスとの比較をポート毎に独
立して行なうことができ、必要とされるアドレス比較器
の数を入力ポート数に比例する数に抑えることができ
る。また、振り分けられたポートの位置によってアドレ
スの一部が一意に固定されてしまうため、その部分の比
較を省略することができ、アドレス履歴保持手段やアド
レス比較手段におけるアドレスのビット幅を減少させる
ことができる。これらにより、効率の高いメモリアクセ
ス制御装置を提供することができる。
【０００７】
【実施例】以下、本発明によるメモリアクセス制御装置
の一実施例を図面により説明する。図１は本発明の一実
施例を示す構成図である。図中１０はアクセスを要求す
る入力アドレスポートである。２０は入力アドレスを複
数の出力ポートのひとつに振り分けるポート選択手段で
ある。３０は該ポートに過去にアクセスされたアドレス
を保持するアドレス履歴保持手段である。４０は該ポー
トへの入力アドレスとアドレス履歴保持手段３０の内容
とを比較するアドレス比較手段である。５０はアドレス
比較手段４０の各々の比較結果をまとめる比較結果統合
手段である。６０は比較結果出力ポートである。
の一実施例を図面により説明する。図１は本発明の一実
施例を示す構成図である。図中１０はアクセスを要求す
る入力アドレスポートである。２０は入力アドレスを複
数の出力ポートのひとつに振り分けるポート選択手段で
ある。３０は該ポートに過去にアクセスされたアドレス
を保持するアドレス履歴保持手段である。４０は該ポー
トへの入力アドレスとアドレス履歴保持手段３０の内容
とを比較するアドレス比較手段である。５０はアドレス
比較手段４０の各々の比較結果をまとめる比較結果統合
手段である。６０は比較結果出力ポートである。
【０００８】図２はポート選択手段２０の構成を表して
いる。図中２１は入力アドレスポート１０のアドレスを
ポート選択用のデコード信号２２と残りのアドレス部分
２３とに分離するアドレス分離回路である。２４はポー
ト選択用のデコード信号２２をデコードするアドレスデ
コード回路である。２５はアドレスデコード回路２４に
よる選択信号に基づいて、アドレス群２３の中からひと
つのアドレスを選択するポート選択回路である。２８は
選択されたアクセスアドレスを出力する選択アドレスポ
ートである。
いる。図中２１は入力アドレスポート１０のアドレスを
ポート選択用のデコード信号２２と残りのアドレス部分
２３とに分離するアドレス分離回路である。２４はポー
ト選択用のデコード信号２２をデコードするアドレスデ
コード回路である。２５はアドレスデコード回路２４に
よる選択信号に基づいて、アドレス群２３の中からひと
つのアドレスを選択するポート選択回路である。２８は
選択されたアクセスアドレスを出力する選択アドレスポ
ートである。
【０００９】図３はアドレス履歴保持手段３０のひとつ
の構成を表している。図中３１は過去に該ポートにアク
セスした履歴を保持するポートアクセス履歴保持手段で
ある。３８はポートアクセス履歴保持手段３１に各々保
持されているアドレス情報をアドレス比較手段４０に出
力するアドレス履歴出力手段である。
の構成を表している。図中３１は過去に該ポートにアク
セスした履歴を保持するポートアクセス履歴保持手段で
ある。３８はポートアクセス履歴保持手段３１に各々保
持されているアドレス情報をアドレス比較手段４０に出
力するアドレス履歴出力手段である。
【００１０】図４はアドレス比較手段４０のひとつの構
成を表している。図中４１はアドレス履歴保持手段３０
のアドレス履歴出力手段３８からのアドレスとポート選
択手段２０からのアドレスとを比較するアドレス比較手
段である。４３はアドレス比較器４１によるアドレス比
較結果である。４５はアドレス比較結果４３をまとめる
ポート比較結果統合手段である。４８はポート比較結果
統合手段４５によるポート内アドレス比較結果である。
成を表している。図中４１はアドレス履歴保持手段３０
のアドレス履歴出力手段３８からのアドレスとポート選
択手段２０からのアドレスとを比較するアドレス比較手
段である。４３はアドレス比較器４１によるアドレス比
較結果である。４５はアドレス比較結果４３をまとめる
ポート比較結果統合手段である。４８はポート比較結果
統合手段４５によるポート内アドレス比較結果である。
【００１１】以上のような構成のメモリアクセス制御装
置において、本発明の内容を説明する。入力アドレスポ
ート１０から入力された各々のアドレスはポート選択手
段２０のアドレス分離回路２１によりデコード信号２２
と残りのアドレス２３に分離される。このデコード信号
２２のビット幅はｌｏｇ（Ｎ）になる。但し、Ｎはメモ
リアクセス制御装置内の内部ポート数である。ポート選
択回路２５ではアドレス２３のうちアドレスデコード回
路２４により選択されたポートに対応するアドレスを選
択アドレスポート２８に出力する。但し、複数のアドレ
スデコード回路２４から同一のポート選択回路２５が選
択されることがないことが保証されている必要がある。
置において、本発明の内容を説明する。入力アドレスポ
ート１０から入力された各々のアドレスはポート選択手
段２０のアドレス分離回路２１によりデコード信号２２
と残りのアドレス２３に分離される。このデコード信号
２２のビット幅はｌｏｇ（Ｎ）になる。但し、Ｎはメモ
リアクセス制御装置内の内部ポート数である。ポート選
択回路２５ではアドレス２３のうちアドレスデコード回
路２４により選択されたポートに対応するアドレスを選
択アドレスポート２８に出力する。但し、複数のアドレ
スデコード回路２４から同一のポート選択回路２５が選
択されることがないことが保証されている必要がある。
【００１２】次にポート選択手段２０からのアドレスと
アドレス履歴保持手段３０の各アドレスとを、アドレス
比較手段４０内のアドレス比較器４１で各々比較する。
ポート内のあるアドレス比較器４１でアドレス一致が検
出された場合には、該ポートのアクセスにおいてバンク
競合が起こることが予測できる。このアドレス比較結果
４３はポート比較結果統合手段４５によってポート毎に
まとめられ、ポート内アドレス比較結果４８を出力す
る。この各ポート内アドレス比較結果４８はさらに比較
結果統合手段５０によってまとめられ、比較結果出力ポ
ート６０から結果が出力される。
アドレス履歴保持手段３０の各アドレスとを、アドレス
比較手段４０内のアドレス比較器４１で各々比較する。
ポート内のあるアドレス比較器４１でアドレス一致が検
出された場合には、該ポートのアクセスにおいてバンク
競合が起こることが予測できる。このアドレス比較結果
４３はポート比較結果統合手段４５によってポート毎に
まとめられ、ポート内アドレス比較結果４８を出力す
る。この各ポート内アドレス比較結果４８はさらに比較
結果統合手段５０によってまとめられ、比較結果出力ポ
ート６０から結果が出力される。
【００１３】ポート選択手段２０からの各々のアドレス
は、アドレス履歴保持手段３０内のポートアクセス履歴
保持手段３１のうち最上流のものにまず保持され、以降
サイクル毎に連続するポートアクセス履歴保持手段３１
に伝搬していく。ここで必要なアクセス履歴保持手段３
１の段数は、メモリバンクのバンクサイクルタイムに依
存する。
は、アドレス履歴保持手段３０内のポートアクセス履歴
保持手段３１のうち最上流のものにまず保持され、以降
サイクル毎に連続するポートアクセス履歴保持手段３１
に伝搬していく。ここで必要なアクセス履歴保持手段３
１の段数は、メモリバンクのバンクサイクルタイムに依
存する。
【００１４】次に、図１に示した本発明の一実施例にお
ける動作例を図５により説明する。図５は、図１のメモ
リアクセス制御装置の一動作例を示す図である。まず、
第１サイクルに入力アドレスポート１０のいずれかに入
力されたアドレスの下位２ビットに基づき、ポート選択
手段２０においていずれかの選択アドレスポート２８に
上位２ビットを出力する。但し、この例ではバンクアド
レス全体を４ビットで表現して、入力ポートを４つ、履
歴保持のための内部ポートを４つとしている。一般にこ
の構成はシステムに応じて任意の形を選択できる。図５
の例では、第１サイクルで２つの入力アドレスポート１
０において有効なバンクアドレスが入力される。入力ア
ドレス（１）の“１１０１”は下位ビット“０１”であ
るため、４つの選択アドレスポート２８のうち“０１”
を担当するポートに振り分けれられ、該ポートに接続す
るアドレス履歴保持手段３０とアドレス比較手段４０に
“１１”の値が与えられる。入力アドレス（２）につい
ても同様であり、“１０００”であることから、“０
０”用のポートに“１０”の値が入る。このとき、まだ
各アドレス履歴保持手段３０にはアドレスが登録されて
いないと仮定すると、両アクセスは競合することなく、
比較結果出力ポート６０からアクセス許可信号が出力さ
れる。また、この時選択アドレスポート２８にある２つ
のアドレスは各々アドレス履歴保持手段３０に登録さ
れ、バンクサイクルタイム分保持されていく。
ける動作例を図５により説明する。図５は、図１のメモ
リアクセス制御装置の一動作例を示す図である。まず、
第１サイクルに入力アドレスポート１０のいずれかに入
力されたアドレスの下位２ビットに基づき、ポート選択
手段２０においていずれかの選択アドレスポート２８に
上位２ビットを出力する。但し、この例ではバンクアド
レス全体を４ビットで表現して、入力ポートを４つ、履
歴保持のための内部ポートを４つとしている。一般にこ
の構成はシステムに応じて任意の形を選択できる。図５
の例では、第１サイクルで２つの入力アドレスポート１
０において有効なバンクアドレスが入力される。入力ア
ドレス（１）の“１１０１”は下位ビット“０１”であ
るため、４つの選択アドレスポート２８のうち“０１”
を担当するポートに振り分けれられ、該ポートに接続す
るアドレス履歴保持手段３０とアドレス比較手段４０に
“１１”の値が与えられる。入力アドレス（２）につい
ても同様であり、“１０００”であることから、“０
０”用のポートに“１０”の値が入る。このとき、まだ
各アドレス履歴保持手段３０にはアドレスが登録されて
いないと仮定すると、両アクセスは競合することなく、
比較結果出力ポート６０からアクセス許可信号が出力さ
れる。また、この時選択アドレスポート２８にある２つ
のアドレスは各々アドレス履歴保持手段３０に登録さ
れ、バンクサイクルタイム分保持されていく。
【００１５】第２サイクルにおいては１つのアクセスが
あり、入力アドレス（２）が“１００１”であることか
ら、“０１”用のポートに“１０”の値が入る。アドレ
ス比較手段４０での比較の結果、競合しないため、前サ
イクルと同様に、比較結果出力ポート６０からアクセス
許可信号が出力され、アドレス履歴保持手段３０に登録
される。
あり、入力アドレス（２）が“１００１”であることか
ら、“０１”用のポートに“１０”の値が入る。アドレ
ス比較手段４０での比較の結果、競合しないため、前サ
イクルと同様に、比較結果出力ポート６０からアクセス
許可信号が出力され、アドレス履歴保持手段３０に登録
される。
【００１６】第３サイクルでは、入力アドレス（１）が
“１０００”であることから、“００”用のポートに
“１０”の値が入る。この時、第１サイクルで登録され
た“００”用履歴保持の値が“１０”であることから、
アドレス比較手段４０においてアドレス競合が検出さ
れ、比較結果出力ポート６０からアクセス不許可信号が
出力される。このため、本サイクルの入力アドレス
（１）のアクセスは禁止され、アドレス履歴保持手段３
０への登録は行なわれない。
“１０００”であることから、“００”用のポートに
“１０”の値が入る。この時、第１サイクルで登録され
た“００”用履歴保持の値が“１０”であることから、
アドレス比較手段４０においてアドレス競合が検出さ
れ、比較結果出力ポート６０からアクセス不許可信号が
出力される。このため、本サイクルの入力アドレス
（１）のアクセスは禁止され、アドレス履歴保持手段３
０への登録は行なわれない。
【００１７】次に、本発明の他の実施例を図６により説
明する。図６は、本発明によるメモリアクセス制御装置
の一実施例である。図１におけるポート選択手段２０に
代わり、アドレス幅解読手段７０が用いられ、要求アド
レス幅ポート１５が加えられている以外は、前述した図
１の実施例と同じ構成となっている。本構成では、要求
アドレスポート１５によって与えられた各アクセス要求
アドレス幅に従い、各入力アドレスの一部がひとつ以上
の選択アドレスポート２８に出力される。これによっ
て、バンクアクセス基本単位の整数倍の幅をもったアク
セスについてもバンク競合を予測することができる。
明する。図６は、本発明によるメモリアクセス制御装置
の一実施例である。図１におけるポート選択手段２０に
代わり、アドレス幅解読手段７０が用いられ、要求アド
レス幅ポート１５が加えられている以外は、前述した図
１の実施例と同じ構成となっている。本構成では、要求
アドレスポート１５によって与えられた各アクセス要求
アドレス幅に従い、各入力アドレスの一部がひとつ以上
の選択アドレスポート２８に出力される。これによっ
て、バンクアクセス基本単位の整数倍の幅をもったアク
セスについてもバンク競合を予測することができる。
【００１８】図７はアドレス幅解読手段７０の構成を表
している。図中７４は、デコード信号２２により選択さ
れるポート開始位置と要求アドレス幅ポート１５による
アドレス幅に基づき、ポート選択回路２５に対するアド
レス選択信号を生成するアドレス幅デコード回路であ
る。このような構成をとることにより、ひとつの入力ア
ドレスを元に複数の選択アドレスポート２８を選択する
ことが可能となる。
している。図中７４は、デコード信号２２により選択さ
れるポート開始位置と要求アドレス幅ポート１５による
アドレス幅に基づき、ポート選択回路２５に対するアド
レス選択信号を生成するアドレス幅デコード回路であ
る。このような構成をとることにより、ひとつの入力ア
ドレスを元に複数の選択アドレスポート２８を選択する
ことが可能となる。
【００１９】次に、図６の実施例における動作例を図８
により説明する。図８は、図６に示したメモリアクセス
制御装置の一動作例を示す図である。まず、第１サイク
ルに入力アドレスポート１０に入力されたアドレスの下
位２ビットと要求アドレス幅ポート１５に入力されたア
ドレス幅とに基づき、アドレス幅解読手段７０において
ひとつ以上の選択アドレスポート２８に上位２ビットを
出力する。但し、この例ではアドレス幅は“Ｓｉｎｇｌ
ｅ”“Ｄｏｕｂｌｅ”の２種類を選択可能とし、“Ｄｏ
ｕｂｌｅ”の時は入力アドレスを基点として連続する語
を選択できるものとしている。一般にこの構成はシステ
ムに応じて任意の形を選択できる。図８の例では、第１
サイクルで１つの入力アドレスポート１０において有利
なバンクアドレスが入力される。入力アドレス（１）の
“１１００”は下位ビット“００”であり、入力アドレ
ス幅（１）は“Ｓｉｎｇｌｅ”であるため、４つの選択
アドレスポート２８のうち“００”を担当するポートに
振り分けられ、該ポートに接続するアドレス履歴保持手
段３０とアドレス比較手段４０に“１１”の値が与えら
れる。この時、まだ各アドレス履歴保持手段３０にはア
ドレスが登録されていないと仮定すると、該アクセスは
競合することなく、比較結果出力ポート６０からアクセ
ス許可信号が出力される。また、この時選択アドレスポ
ート２８にあるアドレスはアドレス履歴保持手段３０に
登録され、バンクサイクルタイム分保持されていく。
により説明する。図８は、図６に示したメモリアクセス
制御装置の一動作例を示す図である。まず、第１サイク
ルに入力アドレスポート１０に入力されたアドレスの下
位２ビットと要求アドレス幅ポート１５に入力されたア
ドレス幅とに基づき、アドレス幅解読手段７０において
ひとつ以上の選択アドレスポート２８に上位２ビットを
出力する。但し、この例ではアドレス幅は“Ｓｉｎｇｌ
ｅ”“Ｄｏｕｂｌｅ”の２種類を選択可能とし、“Ｄｏ
ｕｂｌｅ”の時は入力アドレスを基点として連続する語
を選択できるものとしている。一般にこの構成はシステ
ムに応じて任意の形を選択できる。図８の例では、第１
サイクルで１つの入力アドレスポート１０において有利
なバンクアドレスが入力される。入力アドレス（１）の
“１１００”は下位ビット“００”であり、入力アドレ
ス幅（１）は“Ｓｉｎｇｌｅ”であるため、４つの選択
アドレスポート２８のうち“００”を担当するポートに
振り分けられ、該ポートに接続するアドレス履歴保持手
段３０とアドレス比較手段４０に“１１”の値が与えら
れる。この時、まだ各アドレス履歴保持手段３０にはア
ドレスが登録されていないと仮定すると、該アクセスは
競合することなく、比較結果出力ポート６０からアクセ
ス許可信号が出力される。また、この時選択アドレスポ
ート２８にあるアドレスはアドレス履歴保持手段３０に
登録され、バンクサイクルタイム分保持されていく。
【００２０】第２サイクルにおいては、入力アドレス
（１）が“１１０１”で、入力アドレス幅（１）が“Ｓ
ｉｎｇｌｅ”であることから、“０１”用のポートに
“１１”の値が入る。アドレス比較手段４０での比較の
結果、競合しないため、前サイクルと同様に、比較結果
出力ポート６０からアクセス許可信号が出力され、アド
レス履歴保持手段３０に登録される。
（１）が“１１０１”で、入力アドレス幅（１）が“Ｓ
ｉｎｇｌｅ”であることから、“０１”用のポートに
“１１”の値が入る。アドレス比較手段４０での比較の
結果、競合しないため、前サイクルと同様に、比較結果
出力ポート６０からアクセス許可信号が出力され、アド
レス履歴保持手段３０に登録される。
【００２１】第３サイクルにおいては、入力アドレス
（２）が“１０００”で、入力アドレス幅（２）が“Ｄ
ｏｕｂｌｅ”であるため、“００”用のポートと“０
１”用のポートの両方に“１０”の値が入る。アドレス
比較手段４０での比較の結果、競合しないため、前サイ
クルと同様に、比較結果出力ポート６０からアクセス許
可信号が出力され、アドレス履歴保持手段３０に登録さ
れる。
（２）が“１０００”で、入力アドレス幅（２）が“Ｄ
ｏｕｂｌｅ”であるため、“００”用のポートと“０
１”用のポートの両方に“１０”の値が入る。アドレス
比較手段４０での比較の結果、競合しないため、前サイ
クルと同様に、比較結果出力ポート６０からアクセス許
可信号が出力され、アドレス履歴保持手段３０に登録さ
れる。
【００２２】第４サイクルでは、入力アドレス（２）が
“１００１”で、入力アドレス幅（２）が“Ｓｉｎｇｌ
ｅ”であることから、“０１”用のポートに“１０”の
値が入る。この時、第３サイクルで登録された“０１”
用履歴保持の値が“１０”であることから、アドレス比
較手段４０においてアドレス競合が検出され、比較結果
出力ポート６０からアクセス不許可信号が出力される。
このため、本サイクルの入力アドレス（１）のアクセス
は禁止され、アドレス履歴保持手段３０への登録は行な
われない。
“１００１”で、入力アドレス幅（２）が“Ｓｉｎｇｌ
ｅ”であることから、“０１”用のポートに“１０”の
値が入る。この時、第３サイクルで登録された“０１”
用履歴保持の値が“１０”であることから、アドレス比
較手段４０においてアドレス競合が検出され、比較結果
出力ポート６０からアクセス不許可信号が出力される。
このため、本サイクルの入力アドレス（１）のアクセス
は禁止され、アドレス履歴保持手段３０への登録は行な
われない。
【００２３】
【発明の効果】以上の説明で明らかなように、本発明に
よると、保持されたアドレス履歴と入力アドレスとの比
較をポート毎に独立して行なうことができ、必要とされ
るアドレス比較器の数を入力ポート数に比例する数に抑
えることができる。また、振り分けられたポートの位置
によってアドレスの一部が一意に固定されてしまうた
め、その部分の比較を省略することができ、アドレス履
歴保持手段やアドレス比較手段におけるアドレスのビッ
ト幅を減少させることができ、ハードウェアコストの低
い、無駄の少ない効率的なメモリアクセス制御装置を提
供することができる。
よると、保持されたアドレス履歴と入力アドレスとの比
較をポート毎に独立して行なうことができ、必要とされ
るアドレス比較器の数を入力ポート数に比例する数に抑
えることができる。また、振り分けられたポートの位置
によってアドレスの一部が一意に固定されてしまうた
め、その部分の比較を省略することができ、アドレス履
歴保持手段やアドレス比較手段におけるアドレスのビッ
ト幅を減少させることができ、ハードウェアコストの低
い、無駄の少ない効率的なメモリアクセス制御装置を提
供することができる。
【図１】本願の第１の発明に関する一実施例を示す構成
図。
図。
【図２】図１のポート選択手段２０の構成を示す図。
【図３】図１のアドレス履歴保持手段３０の構成を示す
図。
図。
【図４】図１のアドレス比較手段４０の構成を示す図。
【図５】図１の構成における動作例を示す図。
【図６】本願の第２の発明に関する一実施例を示す構成
図。
図。
【図７】図６のアドレス幅解読手段７０の構成を示す
図。
図。
【図８】図６の構成における動作例を示す図。
【図９】従来のメモリアクセス制御装置の構成図。
１０ 入力アドレスポート １５ 要求アドレス幅ポート ２０ ポート選択手段 ２１ アドレス分離回路 ２４ アドレスデコード回路 ２５ ポート選択回路 ２８ 選択アドレスポート ３０ アドレス履歴保持手段 ３１ ポートアクセス履歴保持手段 ３８ アドレス履歴出力手段 ４０ アドレス比較手段 ４１ アドレス比較器 ４５ ポート比較結果統合手段 ４８ ポート内アドレス比較結果 ５０ 比較結果統合手段 ６０ 比較結果出力ポート ７０ アドレス幅解読手段 ７４ アドレス幅デコード回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06
Claims (6)
- 【請求項１】 複数のメモリバンクから構成される記憶
装置に対するアクセスに際し、各バンクにおける競合を
回避するためにアクセスアドレスを比較する制御装置に
おいて、複数の入力ポートから同時に入力される各要求
アドレスの一部に基づいて各要求アドレスの残りの部分
を複数の出力ポートのひとつに振り分けるポート選択手
段と、 各ポートに過去にアクセスしたアドレスを保持するアド
レス履歴保持手段と、 前記ポート選択手段からの入力アドレスと前記アドレス
履歴保持手段の保持アドレスとを比較するアドレス比較
手段と、 このアドレス比較手段からの比較結果をまとめる比較結
果統合手段とを備えたことを特徴とするメモリアクセス
制御装置。 - 【請求項２】 前記ポート選択手段において各要求アド
レスに対応する要求アクセス長に従い、複数の出力ポー
トのうちひとつ以上に振り分けることを特徴とする請求
項１に記載のメモリアクセス制御装置。 - 【請求項３】 複数のメモリポートを有する記憶手段で
あって、そのメモリポートの各々には複数のメモリバン
クを接続する記憶手段と、この記憶手段に対して複数の
メモリアクセス要求を同時に発行するプロセッサ手段と
を有するデータ処理装置におけるメモリアクセス制御装
置において、 前記プロセッサ手段からの複数のメモリアクセス要求の
各々を前記記憶手段のメモリポートに対応するように振
り分けるポート選択手段と、 前記記憶手段のメモリポートに対応するように複数設け
られ、前記ポート選択手段により振り分けられたメモリ
アクセス要求に含まれるメモリアドレスを受け取ってこ
のメモリアドレスがバンクビジー状態のメモリバンクに
含まれるかを各々がチェックする複数のバンクビジーチ
ェック手段とを備えたことを特徴とするメモリアクセス
制御装置。 - 【請求項４】 前記複数のバンクビジーチェック手段の
各々は、 前記ポート選択手段により振り分けられたメモリアクセ
ス要求に含まれるメモリアドレスを受け取り、各メモリ
ポート毎のビジー状態にあるバンクアドレス群を保持す
る複数のアドレス履歴保持部と、 前記複数のアドレス履歴保持部が保持するアドレス群
と、前記ポート選択手段により振り分けられたメモリア
クセス要求に含まれるメモリアドレスとを比較して、各
メモリポート毎にアドレスが一致したことを示すアドレ
ス一致検出信号を生成する複数のアドレス比較部とを有
していることを特徴とする請求項３に記載のメモリアク
セス制御装置。 - 【請求項５】 前記ポート選択手段は、 前記プロセッサ手段からの複数のメモリアクセス要求に
含まれるメモリアドレスの各々について、当該メモリア
ドレスの一部をデコードする複数のアドレスデコード回
路と、 前記複数のアドレスデコード回路からのデコード済み信
号として、前記メモリアドレスの残りの部分の群から各
々が一つを選択する複数のポート選択回路とを有してい
ることを特徴とする請求項３に記載のメモリアクセス制
御装置。 - 【請求項６】 前記ポート選択手段は、 前記プロセッサ手段からの複数のメモリアクセス要求に
含まれるメモリアドレスの各々について、当該メモリア
ドレスの一部をデコードするとともに、当該メモリアク
セス要求が複数のポートにまたがるアクセスであるか否
かを判断する複数のアドレスデコード回路と、 前記複数のアドレスデコード回路からのデコード済み信
号を制御信号として、前記メモリアドレスの残りの部分
の群から各々が一つを選択する複数のポート選択回路と
を有していることを特徴とする請求項３記載のメモリア
クセス制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339834A JP3010947B2 (ja) | 1992-11-26 | 1992-11-26 | メモリアクセス制御装置 |
| US08/156,899 US5522059A (en) | 1992-11-26 | 1993-11-24 | Apparatus for multiport memory access control unit with plurality of bank busy state check mechanisms employing address decoding and coincidence detection schemes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339834A JP3010947B2 (ja) | 1992-11-26 | 1992-11-26 | メモリアクセス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06161885A JPH06161885A (ja) | 1994-06-10 |
| JP3010947B2 true JP3010947B2 (ja) | 2000-02-21 |
Family
ID=18331259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339834A Expired - Fee Related JP3010947B2 (ja) | 1992-11-26 | 1992-11-26 | メモリアクセス制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5522059A (ja) |
| JP (1) | JP3010947B2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6256313B1 (en) | 1995-01-11 | 2001-07-03 | Sony Corporation | Triplet architecture in a multi-port bridge for a local area network |
| US5940597A (en) * | 1995-01-11 | 1999-08-17 | Sony Corporation | Method and apparatus for periodically updating entries in a content addressable memory |
| US5857075A (en) * | 1995-01-11 | 1999-01-05 | Sony Corporation | Method and integrated circuit for high-bandwidth network server interfacing to a local area network |
| US6272600B1 (en) * | 1996-11-15 | 2001-08-07 | Hyundai Electronics America | Memory request reordering in a data processing system |
| US6212607B1 (en) | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
| US5751638A (en) * | 1997-01-17 | 1998-05-12 | Integrated Device Technology, Inc. | Mail-box design for non-blocking communication across ports of a multi-port device |
| US6108756A (en) * | 1997-01-17 | 2000-08-22 | Integrated Device Technology, Inc. | Semaphore enhancement to allow bank selection of a shared resource memory device |
| US5854763A (en) * | 1997-01-31 | 1998-12-29 | Mosaid Technologies Inc. | Integrated circuit with non-binary decoding and data access |
| JPH10301842A (ja) * | 1997-04-25 | 1998-11-13 | Nec Corp | メモリ制御装置 |
| US6184928B1 (en) | 1997-04-30 | 2001-02-06 | Eastman Kodak Company | Method and apparatus for split shift register addressing |
| US6006296A (en) * | 1997-05-16 | 1999-12-21 | Unisys Corporation | Scalable memory controller |
| US6301256B1 (en) | 1997-09-17 | 2001-10-09 | Sony Corporation | Selection technique for preventing a source port from becoming a destination port in a multi-port bridge for a local area network |
| US6446173B1 (en) | 1997-09-17 | 2002-09-03 | Sony Corporation | Memory controller in a multi-port bridge for a local area network |
| US6308218B1 (en) | 1997-09-17 | 2001-10-23 | Sony Corporation | Address look-up mechanism in a multi-port bridge for a local area network |
| US6442168B1 (en) | 1997-09-17 | 2002-08-27 | Sony Corporation | High speed bus structure in a multi-port bridge for a local area network |
| US6157951A (en) * | 1997-09-17 | 2000-12-05 | Sony Corporation | Dual priority chains for data-communication ports in a multi-port bridge for a local area network |
| US6363067B1 (en) | 1997-09-17 | 2002-03-26 | Sony Corporation | Staged partitioned communication bus for a multi-port bridge for a local area network |
| US6744728B1 (en) | 1997-09-17 | 2004-06-01 | Sony Corporation & Sony Electronics, Inc. | Data pipeline timing optimization technique in a multi-port bridge for a local area network |
| US6617879B1 (en) | 1997-09-17 | 2003-09-09 | Sony Corporation | Transparently partitioned communication bus for multi-port bridge for a local area network |
| US6393534B1 (en) * | 1999-09-27 | 2002-05-21 | Ati International Srl | Scheduler for avoiding bank conflicts in issuing concurrent requests to main memory |
| US6393512B1 (en) * | 1999-09-27 | 2002-05-21 | Ati International Srl | Circuit and method for detecting bank conflicts in accessing adjacent banks |
| US6976141B2 (en) * | 2000-11-03 | 2005-12-13 | Broadcom Corporation | Pipelined multi-access memory apparatus and method |
| US6941425B2 (en) | 2001-11-12 | 2005-09-06 | Intel Corporation | Method and apparatus for read launch optimizations in memory interconnect |
| US20030093632A1 (en) * | 2001-11-12 | 2003-05-15 | Intel Corporation | Method and apparatus for sideband read return header in memory interconnect |
| US7149857B2 (en) * | 2002-05-14 | 2006-12-12 | Micron Technology, Inc. | Out of order DRAM sequencer |
| JP2008102759A (ja) * | 2006-10-19 | 2008-05-01 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置 |
| GB2566729B (en) * | 2017-09-22 | 2020-01-22 | Imagination Tech Ltd | Sorting memory address requests for parallel memory access |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3845425A (en) * | 1973-06-15 | 1974-10-29 | Gte Automatic Electric Lab Inc | Method and apparatus for providing conditional and unconditional access to protected memory storage locations |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
| JPS58222361A (ja) * | 1982-06-18 | 1983-12-24 | Fujitsu Ltd | デ−タ処理システムにおけるアクセス要求の優先順位決定制御方式 |
| US4654788A (en) * | 1983-06-15 | 1987-03-31 | Honeywell Information Systems Inc. | Asynchronous multiport parallel access memory system for use in a single board computer system |
| US4652993A (en) * | 1984-04-02 | 1987-03-24 | Sperry Corporation | Multiple output port memory storage module |
| US4633434A (en) * | 1984-04-02 | 1986-12-30 | Sperry Corporation | High performance storage unit |
| US5036456A (en) * | 1987-02-13 | 1991-07-30 | Honeywell Information Systems Inc. | Apparatus for controlling concurrent operations of a system control unit including activity register circuitry |
| CA1310429C (en) * | 1987-09-19 | 1992-11-17 | Nobuo Uchida | Access priority control system for main storage for computer |
| US5367654A (en) * | 1988-04-13 | 1994-11-22 | Hitachi Ltd. | Method and apparatus for controlling storage in computer system utilizing forecasted access requests and priority decision circuitry |
| US4918600A (en) * | 1988-08-01 | 1990-04-17 | Board Of Regents, University Of Texas System | Dynamic address mapping for conflict-free vector access |
| US5060145A (en) * | 1989-09-06 | 1991-10-22 | Unisys Corporation | Memory access system for pipelined data paths to and from storage |
| JPH0633892B2 (ja) * | 1989-09-08 | 1994-05-02 | 三洋電機株式会社 | 換気扇 |
| JPH03238539A (ja) * | 1990-02-15 | 1991-10-24 | Nec Corp | メモリアクセス制御装置 |
| JP2626154B2 (ja) * | 1990-04-18 | 1997-07-02 | 日本電気株式会社 | メモリアクセス制御装置 |
| JP2575557B2 (ja) * | 1990-11-13 | 1997-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | スーパーコンピユータシステム |
| US5276838A (en) * | 1991-03-04 | 1994-01-04 | International Business Machines Corporation | Dynamically repositioned memory bank queues |
| US5392443A (en) * | 1991-03-19 | 1995-02-21 | Hitachi, Ltd. | Vector processor with a memory assigned with skewed addresses adapted for concurrent fetching of a number of vector elements belonging to the same vector data |
| US5323489A (en) * | 1991-11-14 | 1994-06-21 | Bird Peter L | Method and apparatus employing lookahead to reduce memory bank contention for decoupled operand references |
-
1992
- 1992-11-26 JP JP4339834A patent/JP3010947B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-24 US US08/156,899 patent/US5522059A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5522059A (en) | 1996-05-28 |
| JPH06161885A (ja) | 1994-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3010947B2 (ja) | メモリアクセス制御装置 | |
| US20030088744A1 (en) | Architecture with shared memory | |
| JP2561261B2 (ja) | バッファ記憶アクセス方法 | |
| EP0223607B1 (en) | Vector processing system | |
| JPH05233560A (ja) | 多重プロセッサ回路用プロセッサ間連絡システムおよびその方法 | |
| JP3265226B2 (ja) | バンクアクセス制御方式 | |
| JPH0210459A (ja) | バス使用権決定方式 | |
| JP2680208B2 (ja) | メモリアクセス制御装置 | |
| JPS6156546B2 (ja) | ||
| JP2003216565A (ja) | コンピュータシステムおよびコンフィグレーションアクセスルーティング方法 | |
| JP3005456B2 (ja) | ベクトル処理装置 | |
| JP2913702B2 (ja) | マルチプロセッサシステムのアクセス受付制御方式 | |
| JP2555123B2 (ja) | メモリアクセス管理方式 | |
| RU2189630C1 (ru) | Способ фильтрации межпроцессорных запросов в многопроцессорных вычислительных системах и устройство для его осуществления | |
| JP2684752B2 (ja) | 拡張記憶制御方式 | |
| JP2000029777A (ja) | デ―タ転送装置 | |
| JP2826466B2 (ja) | 並列コンピュータシステムの性能測定方式 | |
| JPH05197617A (ja) | マルチプロセッサシステム | |
| JP3211694B2 (ja) | マルチプロセッサ接続方式 | |
| JPH03147171A (ja) | マルチプロセッサシステム | |
| JP2591928B2 (ja) | キャッシュ記憶回路 | |
| JPH0496841A (ja) | 記憶制御方式 | |
| JPH0368045A (ja) | 主記憶制御方式 | |
| JPH056306A (ja) | データ転送制御方式 | |
| JPH01154272A (ja) | マルチプロセッサ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081210 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091210 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101210 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |