JP2626154B2 - メモリアクセス制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス制御装置に関し、特に個別の
メモリアクセスによるバンクビジー管理を行なうメモリ
アクセス制御装置に関する。

〔従来の技術〕

近年、ベクトルデータを効率よく処理するベクトルプ
ロセッサが多数のメーカから提供され利用可能になって
いる。これらのベクトルプロセッサでは大量のベクトル
データを高速でメモリにアクセスする必要があり、その
ためマシンサイクルは次第に速くなる傾向がある。した
がって間断なくデータを供給するためにメモリを多バン
ク化することが一般的である。

しかしながらマシンサイクルの高速化と多バンク化に
より、個別にアクセスしようとするバンクがアクセス可
能状態にあるか否かを調べるバンクビジーチェックを１
マシンサイクル内に行なうことが困難になってきてい
る。このようなマシンサイクルの短縮化を効果的にする
ために、ベクトルデータの各要素間の間隔が一定である
場合にはバンクの使用状態を予測してメモリをアクセス
する間隔を決定する方法が特開昭60−57447号に提案さ
れている。

〔発明が解決しようとする課題〕

しかしながら上述のメモリアクセス方式では、等間隔
のベクトルの場合には多バンクと高速マシンサイクルの
効果が得られるが、ベクトルデータの各要素がそれぞれ
の要素のアドレスを示す間接ベクトルのように各要素の
アドレスが不規則な場合には、バンクビジーチェックの
サイクルが顕在化し、そのメモリアクセススループット
が低下し、マシンサイクルの高速化の効率が全く得られ
ないという欠点がある。

〔課題を解決するための手段〕

本発明のメモリアクセス制御装置は、複数のバンクを
有する記憶装置へのアクセスを制御するメモリアクセス
制御装置において、アクセスしようとするアドレスのバ
ンクが使用状態にあるか否かを検査し前記バンクが使用
状態でないとき前記記憶装置へのアクセス要求を送出す
るバンク使用状態検査手段と，前記バンク使用状態検査
手段に対し検査要求を生成するアクセス制御手段とを具
備し、前記アクセス制御手段は前記記憶装置へのアクセ
ス要求を複数個蓄えるバッファ手段と，先行するアクセ
ス要求のバンク使用状態検査の結果が前記バンク使用状
態検査手段から戻る前に前記バッファ手段から読み出し
たアクセス要求に対する検査要求を前記バンク使用状態
検査手段に送出する手段とを含んで構成される。

また、本発明のメモリアクセス制御装置において、前
記バンク使用状態検査手段は先行するアクセス要求に対
するバンク使用状態検査の結果が使用状態にあるとき後
続のバンク使用状態検査を抑止する手段を含み、前記ア
クセス制御手段はアクセス要求に対するバンク使用状態
検査の結果が使用状態にあるとき前記アクセス要求およ
び抑止された後続のアクセス要求のバンク使用状態検査
要求を再度送出する手段を含んで構成される。

〔実施例〕

次に、本発明について図面を参照して詳細に説明す
る。

第１図は本発明の一実施例を示すブロック図である。
同図においてCPU1は間接ベクトルアクセス要求を結線10
1を介してアクセス制御部2,および間接ベクトルのアド
レスを結線102を介してアドレスバッファ３にそれぞれ
供給する。

アクセス制御部２はCPU1から結線101を介して供給さ
れるアクセス情報を基にしてアドレスバッファ３の書込
み制御および読出し制御を行なう。すなわち、結線103
を介してアドレスバッファ３の書込みアドレスカウンタ
５の歩進およびアドレスバッファ３の書込みを，結線10
5を介してアドレスバッファ３の読出しアドレスカウン
タ４の歩進または戻しの指示をそれぞれ行なう。また、
アクセス制御部２は間接ベクトルアクセスの終了を検出
し、結線106を介してCPU1に通知する。さらに結線107を
介してバンクビジー制御部６にバンクビジーチェック指
示を送出する。

アドレスバッファ３はCPU1から結線102を介して送ら
れてくる間接ベクトルのアドレスを保持する。すなわち
アクセス制御部２から結線103を介して書込み指示が，
書込みアドレスカウンタ５から結像108を介して書込み
アドレスが，読出しアドレスカウンタ４から結線109を
介して読出しアドレスがそれぞれ供給され、読出された
アドレスデータは結線110を介してバンクビジー制御部
６に送出される。

読出しアドレスカウンタ（以後RCTRと呼ぶ）４はアド
レスバッファ３の読出しエントリを指示するカウンタで
あり、アクセス制御部２から結像105を介して与えられ
る指示により１の加減を行なう。書込みアドレスカウン
タ（以後WCTRと呼ぶ）５はアドレスバッファ３の書込み
エントリを指示するカウンタであり、アクセス制御部２
から結像103を介して歩進を指示する。

バンクビジー制御部６は結像110により供給されるア
ドレスデータのバンクビジーをチェックする。すなわ
ち、バンクビジーチェック指示をアクセス制御部２から
結像107を介して受取り、チェック結果を結線111を介し
てアクセス制御部２に送り結像112を介してメモリ７に
アクセスする。

第２図はアクセス制御部２を詳細に示したブロック図
である。CPU1からはリクエスト信号101aと要素数101bが
送られ、リクエスト信号101aは書込みフラグ11のセット
および書込み要素数カウンタ13のクリアを行ない、要素
数101bはレジスタ12にとり込まれる。

アドレスデータはCPU1からアドレスバッファ２に連続
的に供給されるので、書込みフラグ11は結線103を介し
てアドレスバッファ３の書込み指示およびWCTR5の歩進
指示も行ない、さらに書込み要素数カウンタ13の歩進も
行なう。書込み要素数カウンタ13は書込みフラグ11が
‘1'である間歩進を続け、レジスタ12に保持されている
要素数より１小さい値になると比較回路15がこれを検出
し、書込みフラグ11をリセットする。また、書込みフラ
グ11が‘1'になると次のタイミングで読出しフラグ14を
‘1'にセットする。

読出しフラグ14が‘1'になっていると、全要素が読出
されていないという条件で、ANDゲート16を経てバンク
チェック要求107をバンクビジー制御部６へ送出する。
また、バンクビジー制御部６から送られてくるバンクビ
ジー信号111により、‘1'でバンクビジーだった場合はA
NDゲート17を経てRCTR減算指示105aを，また‘0'でバン
クビジーでない場合はANDゲート18を経てRCTR加算指示1
05bをそれぞれRCTR4に送出する。

読出しの終了の検出は結像109を介して供給させるRCT
R4の値とレジスタ12に保持されている要素数を比較回路
20で比較することにより行ない、RCTR4がレジスタ12よ
り‘1'小さければ終了予測フラグ21を‘1'にする。終了
予測フラグ21は比較回路20の出力を１サイクル保持する
フリップフロップであり‘0'の時にANDゲート16を有効
にしてバンクチェック要求を可能とし、‘1'の時にAND
ゲート23でバンクビジーでない時にアクセスの終了を検
出して読出しフラグ14をリセットし、さらに結線106を
介してCPU1にアクセスの終了を報告する。

第３図は第１図におけるバンクビジー制御部６を詳細
に示したブロック図である。レジスタ50〜58はアドレス
バッファ３から送られてきたアドレスを格納する縦続接
続されたレジスタ群であり、その内容はサイクルごとに
接続差のレジスタに転送される。レジスタ51〜58の有効
性はフラグ80〜88で示され、それが‘1'の場合は対応す
るレジスタ50〜58に保持されているアドレスを含むバン
クはビジー状態にある。ここで、80はバンクビジーチェ
ック要求信号を受けただけのフリップフロップであり、
81〜88はメモリアクセス信号を受けて時間的にシフトし
ていくフリップフロップ群である。

比較回路60〜68はレジスタ群50〜58のバンクアドレス
と結線110により送られてくるバンクチェック要求に対
応したアドレスのバンクを比較する。すなわち、フラグ
80〜88が‘1'の時にそれぞれが一致していると‘1'を出
力し、その出力はORゲート70の論理和がとられ、どれか
１つで一致すればそのバンクビジーチェック要求ではバ
ンクビジーとみなし、ANDゲート74を経てバンクビジー
フラグ75を‘1'にする。またバンクビジー状態になけれ
ばNOTゲート71およびANDゲート74を経て、バンクビジー
チェック要求があればメモリアクセスフラグ73を‘1'に
する。そしてメモリ７にアドレス112bとリクエスト信号
112aを送出する。

第４図は上記のメモリアクセス制御装置の動作を示す
タイムチャートである。同図において時刻T0でCPU1から
間接ベクトルのアクセス要求が結線101を介して送られ
てくると、アクセス制御部２の書込みフラグ11が‘1'に
セットされ、要求数レジスタ12に要求数（同図の場合は
４）が取込まれる。この書込みフラグ11が‘1'になって
いることにより、アクセス要求の次のタイミングT1から
T4の間に結線102から送られてくる間接ベクトルのアド
レスがアドレスバッファ２にWCTR5で示されるエントリ
に格納される。

WCTR5は書込みフラグ11が‘1'になっている間歩進し
続け、アクセス制御部２内にある書込み要素数カウンタ
13の値が時刻T4で‘3'になり書込みフラグ11が時刻T5で
‘0'にリセットされるとWCTR5は値‘4'の状態で歩進を
停止し、次のアクセス時の書込み開始アドレスとなる。
また書込みフラグ11が‘1'にセットされると読出しフラ
グ14も‘1'にセットされ、バングビジーチェック要求10
7がバンクビジー制御部６に‘1'として送られる。

時刻T2〜T4でアドレスバッファ２から読出されたアド
レスが第３のレジスタ群51〜58に登録されていなけれ
ば、時刻T3〜T5でメモリアクセスフラグ73を‘1'にし、
バンクビジーフラグ75は‘0'であればRCTR加算指示105b
によってRCTR4が１ずつ加えられ、時刻T6では‘4'にな
る。ここで最後の要素のアドレスデータがレジスタ群51
〜58に登録されていると時刻T6でバンクビジーフラグ75
が‘1'になり、RCTR減算指示105aによってRCTRから１減
じられてRCTR4は時刻T7で‘3'になり、時刻T7で再度バ
ンクビジーチェック要求107がアクセス制御部２からバ
ンクビジー制御部６へ送られる。

読み出しの終了はRCTR4がレジスタ12に格納されてい
る値より‘1'小さい値であること比較回路20で検出し、
フリップフロップ21を‘1'にする。フリップフロップ21
は時刻T6およびT8で‘1'になり、‘1'になるとバンクビ
ジーチェック要求107を抑止する。またバンクビジー信
号111が‘1'にならなければ最後の要素がバンクビジー
にならなかったことを示し、結線106を介してCPU1にア
クセスの終了を通知する。さらに時刻T9で読出しフラグ
14をリセットすることにより一連のアクセスを終了す
る。

上記のように、本実施例は間接ベクトルについて述べ
たが、一般のスカラアクセスによるバンクビジーチェッ
クにおいても同様にしてバンクビジーの制御を行なうこ
とができる。

〔発明の効果〕

以上説明したように本発明は、先行要素のバンクビジ
ーチェックの結果をみることなく続く要素のバンクビジ
ーチェックを開始することにより、高速マシンサイクル
の効果を生かし間接ベクトルアクセスのスループットを
高めることができる。なお、一般のスカラアクセスにお
いても同様の効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
アクセス制御部を詳細に示すブロック図、第３図はバン
クビジー制御部を詳細に示すブロック図、第４図は動作
例を示すタイムチャートである。 １……CPU、２……アクセス制御部、３……アドレスバ
ッファ、４……読出しアドレスカウンタ、５……書込み
アドレスカウンタ、６……バンクビジー制御部、７……
メモリ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のバンクを有する記憶装置へのアクセ
   スを制御するメモリアクセス制御装置において、アクセ
   スしようとするアドレスのバンクが使用状態にあるか否
   かを検査し前記バンクが使用状態でないとき前記記憶装
   置へのアクセス要求を送出するバンク使用状態検査手段
   と，前記バンク使用状態検査手段に対し検査要求を生成
   するアクセス制御手段とを具備し、前記アクセス制御手
   段は前記記憶装置へのアクセス要求を複数個蓄えるバッ
   ファ手段と，先行するアクセス要求のバンク使用状態検
   査の結果が前記バンク使用状態検査手段から戻る前に前
   記バッファ手段から読み出したアクセス要求に対する検
   査要求を前記バンク使用状態検査手段に送出する手段と
   を含むことを特徴とするメモリアクセス制御装置。
2. 【請求項２】請求項１記載のメモリアクセス制御装置に
   おいて、前記バンク使用状態検査手段は先行するアクセ
   ス要求に対するバンク使用状態検査の結果が使用状態に
   あるとき後続のバンク使用状態検査を抑止する手段を含
   み、前記アクセス制御手段はアクセス要求に対するバン
   ク使用状態検査の結果が使用状態にあるとき前記アクセ
   ス要求および抑止された後続のアクセス要求のバンク使
   用状態検査要求を再度送出する手段を含むことを特徴と
   するメモリアクセス制御装置。