JPS63318653A - 中間バッファにおけるム−ブイン制御方式 - Google Patents
中間バッファにおけるム−ブイン制御方式Info
- Publication number
- JPS63318653A JPS63318653A JP62155978A JP15597887A JPS63318653A JP S63318653 A JPS63318653 A JP S63318653A JP 62155978 A JP62155978 A JP 62155978A JP 15597887 A JP15597887 A JP 15597887A JP S63318653 A JPS63318653 A JP S63318653A
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- 238000000034 method Methods 0.000 claims description 4
- 101150043915 cbs2 gene Proteins 0.000 description 6
- 101100449067 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) cbs-2 gene Proteins 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、記憶装置から中間バッファにムーブインす
るムーブイン＄１１御方式において、ＣＰＵからのフェ
ッチ要求に対して主記憶装置を順次アクセスしてムーブ
インを行うことによっであるアドレスで主記憶装置のバ
ンクビジーが発生するとたとえ次のアドレスのバンクが
空きであってもアクセスし得ない問題を解決するため、
ＣＰＵからのフェッチ要求に対して要求のあったフェッ
チデータをアドレス順に主記憶装置から読み出して返し
、これに続（ムーブインのためだけのアドレスに対して
は主記憶装置の空いているバンクからアクセスして中間
バッファにムーブインすることにより、主記憶装置の有
効利用をはかるようにしている。
るムーブイン＄１１御方式において、ＣＰＵからのフェ
ッチ要求に対して主記憶装置を順次アクセスしてムーブ
インを行うことによっであるアドレスで主記憶装置のバ
ンクビジーが発生するとたとえ次のアドレスのバンクが
空きであってもアクセスし得ない問題を解決するため、
ＣＰＵからのフェッチ要求に対して要求のあったフェッ
チデータをアドレス順に主記憶装置から読み出して返し
、これに続（ムーブインのためだけのアドレスに対して
は主記憶装置の空いているバンクからアクセスして中間
バッファにムーブインすることにより、主記憶装置の有
効利用をはかるようにしている。
（産業上の利用分野〕
本発明は、ＣＰＵからのフェッチ要求に対して要求のあ
ったフェッチデータをアドレス順に返し、これに続くア
ドレスに対しては空いている主記憶装置のバンクから中
間バッファにムーブインするように構成した中間バッフ
ァにおけるムーブイン制御方式に関するものである。
ったフェッチデータをアドレス順に返し、これに続くア
ドレスに対しては空いている主記憶装置のバンクから中
間バッファにムーブインするように構成した中間バッフ
ァにおけるムーブイン制御方式に関するものである。
〔従来の技術と発明が解決しようとする問題点〕従来、
ローカルバッファ（Ｌ Ｂ Ｓ）のｎ倍（例えば２倍）
のブロック長をもつ中間バッファ（ＧＢＳ）に対して主
記憶装置（ＭＳＵ）からムーブインする場合、アドレス
カウンタを設けてアドレス順に主記憶装置から読み出し
たフェッチデータを順次中間バッファにムーブインして
いた。このため、ムーブイン中のあるアドレスで主記憶
装置のバンクビジーが発生すると、たとえ次のアドレス
のバンクが空きであっても、アクセスしてムーブインす
ることができず、主記憶装置の有効な利用を図ることが
できないという問題点があった。
ローカルバッファ（Ｌ Ｂ Ｓ）のｎ倍（例えば２倍）
のブロック長をもつ中間バッファ（ＧＢＳ）に対して主
記憶装置（ＭＳＵ）からムーブインする場合、アドレス
カウンタを設けてアドレス順に主記憶装置から読み出し
たフェッチデータを順次中間バッファにムーブインして
いた。このため、ムーブイン中のあるアドレスで主記憶
装置のバンクビジーが発生すると、たとえ次のアドレス
のバンクが空きであっても、アクセスしてムーブインす
ることができず、主記憶装置の有効な利用を図ることが
できないという問題点があった。
以下第６図および第７図を用いて簡単に説明する。
第６図において、ＣＰＵから通知されてＣＰＵアドレス
レジスタ５に格納されたブロックフェッチアドレスは、
ＣＢＳプライオリティ回路３およ５びアドレスレジスタ
７を介してＣＢＳタグメモリｌに供給され、ＣＢＳタグ
情報を読み出してリードデータレジスタ９に格納させる
。もし、リードデータレジスタ９に格納されたＣＢＳタ
グ情報中のアドレスと、アドレスレジスタ７に格納され
た上位アドレスとの一致が一致検出回路１２によって検
出された場合（ヒントした場合）には、ＣＢＳ２から該
当するデータをＣＰＵに返す、一方、一致しない場合（
ミスした場合）には、主記憶装置からＣＢＳ２にムーブ
インする必要がある。ＣＢＳ２へのムーブインは、ＣＰ
Ｕアドレスレジスタ５に格納されているブロックフェッ
チアドレスが、ＭＳＵプライオリティ回路４−１を介し
てアドレスレジスタ８に格納され、ＭＳＵをアクセスし
てＧＢＳ２ヘムープインする。この際、ＭＳＵのデータ
幅を例えば８バイトとすれば、ＣＰＵアドレスカウンタ
５は、ＭＳＵプライオリティ回路４−１によってＭＳＵ
プライオリティが取れる毎に加算器６によって＋８され
、次のムーブインアドレスを生成している。このとき、
アクセスカウンタ１４も加算器１５によって＋１してＭ
ＳＵへのアクセス数をカウントする。アクセスカウンタ
１４によってカウンタされた値が“８”になった時、ム
ーブインのためのＭＳＵへのアクセスを終了する。Ｇ５
Ｂ２へのムーブインデータの書き込みは、アドレスパイ
プ１３、ＣＢＳプライオリティ回路３、アドレスレジス
タ７を介してアドレスレジスタ１０にアドレスを格納し
、ＭＳＬＪからのフェッチデータがデータレジスタ１１
に格納されるまで遅らせたタイミングでＣＢＳ２に順次
書き込むようにしている。もし、アクセスカウンタ１４
によってカウントされた値が例えば“５”になったとき
（ムーブインの後半のデータ）にＭＳＵのバンクビジー
が発生した場合、たとえ次のバンクが空きであっても順
次カウント方式であるために第７図に示すＭＳＵプライ
オリティ回路によって次のアクセスが禁止され、空きに
なるまで待たされる。ピーシのバンクが空きになった後
に、アクセスしてムーブインするようにしていた。
レジスタ５に格納されたブロックフェッチアドレスは、
ＣＢＳプライオリティ回路３およ５びアドレスレジスタ
７を介してＣＢＳタグメモリｌに供給され、ＣＢＳタグ
情報を読み出してリードデータレジスタ９に格納させる
。もし、リードデータレジスタ９に格納されたＣＢＳタ
グ情報中のアドレスと、アドレスレジスタ７に格納され
た上位アドレスとの一致が一致検出回路１２によって検
出された場合（ヒントした場合）には、ＣＢＳ２から該
当するデータをＣＰＵに返す、一方、一致しない場合（
ミスした場合）には、主記憶装置からＣＢＳ２にムーブ
インする必要がある。ＣＢＳ２へのムーブインは、ＣＰ
Ｕアドレスレジスタ５に格納されているブロックフェッ
チアドレスが、ＭＳＵプライオリティ回路４−１を介し
てアドレスレジスタ８に格納され、ＭＳＵをアクセスし
てＧＢＳ２ヘムープインする。この際、ＭＳＵのデータ
幅を例えば８バイトとすれば、ＣＰＵアドレスカウンタ
５は、ＭＳＵプライオリティ回路４−１によってＭＳＵ
プライオリティが取れる毎に加算器６によって＋８され
、次のムーブインアドレスを生成している。このとき、
アクセスカウンタ１４も加算器１５によって＋１してＭ
ＳＵへのアクセス数をカウントする。アクセスカウンタ
１４によってカウンタされた値が“８”になった時、ム
ーブインのためのＭＳＵへのアクセスを終了する。Ｇ５
Ｂ２へのムーブインデータの書き込みは、アドレスパイ
プ１３、ＣＢＳプライオリティ回路３、アドレスレジス
タ７を介してアドレスレジスタ１０にアドレスを格納し
、ＭＳＬＪからのフェッチデータがデータレジスタ１１
に格納されるまで遅らせたタイミングでＣＢＳ２に順次
書き込むようにしている。もし、アクセスカウンタ１４
によってカウントされた値が例えば“５”になったとき
（ムーブインの後半のデータ）にＭＳＵのバンクビジー
が発生した場合、たとえ次のバンクが空きであっても順
次カウント方式であるために第７図に示すＭＳＵプライ
オリティ回路によって次のアクセスが禁止され、空きに
なるまで待たされる。ピーシのバンクが空きになった後
に、アクセスしてムーブインするようにしていた。
本発明は、前記問題点を解決するため、ＣＰＵからのフ
ェッチ要求に対して要求のあったフェッチデータをアド
レス順に主記憶装置から読み出して返し、これに続くア
ドレスに対しては主記憶装置の空いているバンクのアド
レスからアクセスして中間バッファにムーブインするよ
うにしている。
ェッチ要求に対して要求のあったフェッチデータをアド
レス順に主記憶装置から読み出して返し、これに続くア
ドレスに対しては主記憶装置の空いているバンクのアド
レスからアクセスして中間バッファにムーブインするよ
うにしている。
第１図を参照して問題点を解決するための手段を説明す
る。
る。
第１図において、ＣＢＳ （中間バッファ）タグメモリ
１は、ＣＢＳ２にデータが格納されているか否かのタグ
情報を格納するものである。
１は、ＣＢＳ２にデータが格納されているか否かのタグ
情報を格納するものである。
ＣＢＳ２は、中間バッファである。
ＭＳＵプライオリティ回路４は、ＭＳＵをアクセスする
プライオリティを決定する回路である。
プライオリティを決定する回路である。
ＣＰＵアドレスレジスタ５は、ＣＰＵから通知されたブ
ロックフェッチアドレスを格納するものである。
ロックフェッチアドレスを格納するものである。
アクセス有効ビット１６は、ＭＳＵに対するアクセスが
行われたか否かを表すビットである。
行われたか否かを表すビットである。
第１図において、ＣＰＵから通知されたブロックフェッ
チアドレスに基づいてＣＢＳタグメモリ１を検索してミ
スした場合、ＭＳＵ中の当該ブロックフェッチアドレス
からデータを読み出してＣＰＵに返すと共にＣＢＳ２に
ムーブインさせる。
チアドレスに基づいてＣＢＳタグメモリ１を検索してミ
スした場合、ＭＳＵ中の当該ブロックフェッチアドレス
からデータを読み出してＣＰＵに返すと共にＣＢＳ２に
ムーブインさせる。
この際、ＣＰＵに返す前半の例えば３２バイトのデータ
は、ＣＰＵアドレスレジスタ５からＭＳＵプライオリテ
ィ回路４およびアドレスレジスタ８を介してＭＳＵに通
知されたアドレスによって順次読み出されてＣＰＵに返
されると共にＣＢＳ２にムーブインされる。そして、Ｃ
ＰＵに返す必要のない後半の例えば３２バイトのデータ
は、アクセス有効ビット１６がセントされて未だアクセ
スされていないもののうち、ＭＳＵのバンクビジーでな
いものをＭＳＵプライオリティ回路４によって順次決定
して該当するＭＳＵのバンクをアクセスしてムーブイン
する。
は、ＣＰＵアドレスレジスタ５からＭＳＵプライオリテ
ィ回路４およびアドレスレジスタ８を介してＭＳＵに通
知されたアドレスによって順次読み出されてＣＰＵに返
されると共にＣＢＳ２にムーブインされる。そして、Ｃ
ＰＵに返す必要のない後半の例えば３２バイトのデータ
は、アクセス有効ビット１６がセントされて未だアクセ
スされていないもののうち、ＭＳＵのバンクビジーでな
いものをＭＳＵプライオリティ回路４によって順次決定
して該当するＭＳＵのバンクをアクセスしてムーブイン
する。
以上のように、ＣＰＵから通知されたフェッチ要求部分
については順序づけてＭＳＵからアクセスしたフェッチ
データを返すと共にムーブインし、これに続く部分につ
いてはＭＳＵがビジーでないアドレスから順次アクセス
してムーブインすることにより、ＭＳＵを効率良好に使
用することが可能となる。
については順序づけてＭＳＵからアクセスしたフェッチ
データを返すと共にムーブインし、これに続く部分につ
いてはＭＳＵがビジーでないアドレスから順次アクセス
してムーブインすることにより、ＭＳＵを効率良好に使
用することが可能となる。
次に、第１図ないし第５図を参照して本発明の１実施例
の構成および動作を詳細に説明する。
の構成および動作を詳細に説明する。
まず、第２図を参照して本発明の詳細な説明する。
第２図において、ＣＰＵ中に設けたＬＢＳ （ローカル
バッファ）のブロックサイズを３２バイト、ＣＢＳ（中
間バッファ）のブロックサイズを６４バイトとする。Ｃ
ＰＵからのブロックフェッチ要求に対してＣＢＳがミス
した場合、ＭＳＵ （主記憶袋Ｗ１）から前半３２バイ
トはＣＰＵヘフェッチデータを返す必要があることから
、ＭＳＵへのアクセスはアドレス順に行う、後半３２バ
イトは、ＣＰＵヘデータを返す必要がないので、ＭＳＵ
の空いているバンクからアクセスしてＣＢＳにムーブイ
ンする。
バッファ）のブロックサイズを３２バイト、ＣＢＳ（中
間バッファ）のブロックサイズを６４バイトとする。Ｃ
ＰＵからのブロックフェッチ要求に対してＣＢＳがミス
した場合、ＭＳＵ （主記憶袋Ｗ１）から前半３２バイ
トはＣＰＵヘフェッチデータを返す必要があることから
、ＭＳＵへのアクセスはアドレス順に行う、後半３２バ
イトは、ＣＰＵヘデータを返す必要がないので、ＭＳＵ
の空いているバンクからアクセスしてＣＢＳにムーブイ
ンする。
以上の制御によって、ＣＰＵにフェッチデータを返す必
要のないムーブイン状態におけるＭＳＵへのアクセスを
ビジーでないバンクから順次効率的に行うことが可能と
なる。以下ＭＳＬＴのデータ幅を８バイトとして詳細に
説明する。
要のないムーブイン状態におけるＭＳＵへのアクセスを
ビジーでないバンクから順次効率的に行うことが可能と
なる。以下ＭＳＬＴのデータ幅を８バイトとして詳細に
説明する。
第１図において、ＣＰＵから通知されてＣＰＵアドレス
レジスタ５に格納されたブロックフェッチアドレスが、
ＣＢＳプライオリティ回路３、アドレスレジスタ７を介
してＣＢＳタグメモリ１に通知され、ＣＢＳタグメモリ
ｌからタグ情報が読み出されてリードデータレジスタ９
に格納される。
レジスタ５に格納されたブロックフェッチアドレスが、
ＣＢＳプライオリティ回路３、アドレスレジスタ７を介
してＣＢＳタグメモリ１に通知され、ＣＢＳタグメモリ
ｌからタグ情報が読み出されてリードデータレジスタ９
に格納される。
一致検出回路１２はこのリードデータレジスタ９に格納
されたタグデータ中のアドレスと、アドレスレジスタ７
に格納されている上位アドレスとを比較し、一致を検出
した場合（ヒツトした場合）、ＧＢＳＺ中から該当する
データをＣＰＵに返す。
されたタグデータ中のアドレスと、アドレスレジスタ７
に格納されている上位アドレスとを比較し、一致を検出
した場合（ヒツトした場合）、ＧＢＳＺ中から該当する
データをＣＰＵに返す。
一方、一致を検出しない場合（ミスした場合）には、Ｃ
ＰＵアドレスレジスタ５に格納されているアドレスがＭ
ＳＵプライオリティ回路４を介してアドレスレジスタ８
に格納され、ＭＳＵからアクセスしたデータをＣＰＵに
返すと共に、ＣＢＳ２に書き込む、この際、ＣＰＵに返
す前半の３２バイト分は、ＣＰＵアドレスレジスタ５に
格納されているアドレスを順次ＭＳＵのアドレス幅分の
８づつ加算器６を用いて順次加算したアドレスを生成し
てＭＳＵに通知してアクセスする。この前半の３２バイ
ト分のＭＳＵプライオリティが取れた時点でアクセス有
効ビット１６を全て１１″にセットする。そして、後半
の３２ビット分は、いずれのアクセスがバンクビジーで
ないかを調べ、アクセス可能と判断されたものよりＭＳ
、Ｕプライオリティの取得に参加する。ＭＳＵプライオ
リティ回路４は、この参加したもののうちから１つのア
クセスを選び、この時のアドレスをアドレス幅分タ８に
格納してＭＳＵへのアクセスを行ってＣＢＳ２にムーブ
インすると共にアクセス有効ビント１６を“０“にリセ
ットする。以下同様にアクセス有効ビット１６が全てリ
セットされるまで繰り返しアクセスして一連のムーブイ
ンを終了する。
ＰＵアドレスレジスタ５に格納されているアドレスがＭ
ＳＵプライオリティ回路４を介してアドレスレジスタ８
に格納され、ＭＳＵからアクセスしたデータをＣＰＵに
返すと共に、ＣＢＳ２に書き込む、この際、ＣＰＵに返
す前半の３２バイト分は、ＣＰＵアドレスレジスタ５に
格納されているアドレスを順次ＭＳＵのアドレス幅分の
８づつ加算器６を用いて順次加算したアドレスを生成し
てＭＳＵに通知してアクセスする。この前半の３２バイ
ト分のＭＳＵプライオリティが取れた時点でアクセス有
効ビット１６を全て１１″にセットする。そして、後半
の３２ビット分は、いずれのアクセスがバンクビジーで
ないかを調べ、アクセス可能と判断されたものよりＭＳ
、Ｕプライオリティの取得に参加する。ＭＳＵプライオ
リティ回路４は、この参加したもののうちから１つのア
クセスを選び、この時のアドレスをアドレス幅分タ８に
格納してＭＳＵへのアクセスを行ってＣＢＳ２にムーブ
インすると共にアクセス有効ビント１６を“０“にリセ
ットする。以下同様にアクセス有効ビット１６が全てリ
セットされるまで繰り返しアクセスして一連のムーブイ
ンを終了する。
尚、Ｇ５Ｂ２へのムーブインは、アドレスバイブ１３、
ＣＢＳプライオリティ回路３、アドレスレジスタ７を介
して遅延された態様のアドレスがアドレスレジスタ１０
に格納され、ＭＳＵから読みだされてデータレジスタ１
１に格納されたデータがＧＢＳ２に書き込まれることに
よって行われる。
ＣＢＳプライオリティ回路３、アドレスレジスタ７を介
して遅延された態様のアドレスがアドレスレジスタ１０
に格納され、ＭＳＵから読みだされてデータレジスタ１
１に格納されたデータがＧＢＳ２に書き込まれることに
よって行われる。
次に、第３図を用いてＭＳｔＪのバンクビジーの検出に
ついて説明する。
ついて説明する。
第３図において、第１図ＣＰＵアドレスレジスタ５に格
納されているＣＰＵから通知されたブロックフェッチア
ドレス中の例えばビット２６ないし２８の３ビツトをデ
コーダ５−１を用いてデコードし、バンクセレクト口な
いし７を生成する。
納されているＣＰＵから通知されたブロックフェッチア
ドレス中の例えばビット２６ないし２８の３ビツトをデ
コーダ５−１を用いてデコードし、バンクセレクト口な
いし７を生成する。
これらバンクセレクト０ないし７の信号と、ＭＳＵのバ
ンクビジーフラグとのＡＮＤ演算を夫々行い、これらの
結果についてＯＲ演算して図示バンクビジーを生成する
。これにより、アクセスしようとするいずれかのバンク
がビジーであるか否かを図示バンクビジーによって調べ
ることができる。
ンクビジーフラグとのＡＮＤ演算を夫々行い、これらの
結果についてＯＲ演算して図示バンクビジーを生成する
。これにより、アクセスしようとするいずれかのバンク
がビジーであるか否かを図示バンクビジーによって調べ
ることができる。
これらバンクビジーフラグは、ＭＳＵへのアクセス時に
セントされ、次のアクセスを同一バンクに出せるまでの
所定時間経過後にリセットされる。
セントされ、次のアクセスを同一バンクに出せるまでの
所定時間経過後にリセットされる。
第４図を用いてＭＳＬＪプライオリティ回路の動作を説
明する０図中、左端のＣＰＵアドレス有効は、ＣＰＵか
ら通知されてＣＰＵアドレスレジスタ５に格納されたブ
ロックフェッチアドレスあるいは８の整数倍を加算した
アドレスが有効か否かを表すものである。ＣＰＵアドレ
スバンクビジーは、第３図回路によって生成されたバン
クビジーである。アクセス有効ビントロないし３は、第
１図アクセス有効ビット１６に格納されている状態を示
す。アクセス有効バンクピント０ないし３は、例えば第
３図バンクビジーフラグＯないし３（あるいは４ないし
７）の状態を示す。
明する０図中、左端のＣＰＵアドレス有効は、ＣＰＵか
ら通知されてＣＰＵアドレスレジスタ５に格納されたブ
ロックフェッチアドレスあるいは８の整数倍を加算した
アドレスが有効か否かを表すものである。ＣＰＵアドレ
スバンクビジーは、第３図回路によって生成されたバン
クビジーである。アクセス有効ビントロないし３は、第
１図アクセス有効ビット１６に格納されている状態を示
す。アクセス有効バンクピント０ないし３は、例えば第
３図バンクビジーフラグＯないし３（あるいは４ないし
７）の状態を示す。
第４図において、第１図アクセス有効ビット１６の複数
が有効の場合、例えば上述した前半の・３２バイト分の
アクセスが終了し、後半の３２バイト分のムーブインを
行おうとして全てのビットをセットした場合、番号の小
さいとジーでないバンクが優先してプライオリティを取
つてＭＳＵをアクセスし得るように構成しである。これ
により、ＣＰＵに返す必要がない、後半の３２バイト分
については、ビジーでないバンクのうち小さいものから
順次アクセスしてＧＢＳ２にムーブインするように制御
される。
が有効の場合、例えば上述した前半の・３２バイト分の
アクセスが終了し、後半の３２バイト分のムーブインを
行おうとして全てのビットをセットした場合、番号の小
さいとジーでないバンクが優先してプライオリティを取
つてＭＳＵをアクセスし得るように構成しである。これ
により、ＣＰＵに返す必要がない、後半の３２バイト分
については、ビジーでないバンクのうち小さいものから
順次アクセスしてＧＢＳ２にムーブインするように制御
される。
第５図は、アクセス有効ビットに対するバンクビジー回
路を示す。これは、第１図ＣＰＵアドレスレジスタ５に
格納されているアドレスのうち、例えば２６ビツトの値
により、ＭＳｔＪのバンクの０ないし３、あるいは４な
いし７のいずれかを選択するようにしている。
路を示す。これは、第１図ＣＰＵアドレスレジスタ５に
格納されているアドレスのうち、例えば２６ビツトの値
により、ＭＳｔＪのバンクの０ないし３、あるいは４な
いし７のいずれかを選択するようにしている。
尚、本実施例は、中間バッファのブロックサイズが、ロ
ーカルバンファのブロックサイズよりも大きい場合につ
いて、ＣＰＵに返す必要のない後半の３２バイト分のア
クセスをアドレス順でなく、ビジーでないバンク１頃に
ＭＳＵをアクセスして中間バッファにムーブインしてい
る。これに限られることなく、例えば両者のブロックサ
イズが同じであり、ハードウェア的に次のブロックをＭ
ＳＵからブリフェッチするような場合にも同様にビジー
でないブロックから順次ムーブインするようにしてもよ
い。
ーカルバンファのブロックサイズよりも大きい場合につ
いて、ＣＰＵに返す必要のない後半の３２バイト分のア
クセスをアドレス順でなく、ビジーでないバンク１頃に
ＭＳＵをアクセスして中間バッファにムーブインしてい
る。これに限られることなく、例えば両者のブロックサ
イズが同じであり、ハードウェア的に次のブロックをＭ
ＳＵからブリフェッチするような場合にも同様にビジー
でないブロックから順次ムーブインするようにしてもよ
い。
以上説明したように、本発明によれば、ＣＰＵからのフ
ェッチ要求に対して要求のあったフェッチデータをアド
レス順に主記憶装置から読み出して返し、これに続くア
ドレスに対しては主記憶装置の空いているバンクのアド
レスからアクセスして中間バッファにムーブインする構
成を採用してるため、ＭＳＵ （主記憶装置）の有効利
用をはかることができると共に、中間バッファ、に対す
るムーブインを迅速に行うことができる。
ェッチ要求に対して要求のあったフェッチデータをアド
レス順に主記憶装置から読み出して返し、これに続くア
ドレスに対しては主記憶装置の空いているバンクのアド
レスからアクセスして中間バッファにムーブインする構
成を採用してるため、ＭＳＵ （主記憶装置）の有効利
用をはかることができると共に、中間バッファ、に対す
るムーブインを迅速に行うことができる。
第１図は本発明の１実施例構成図、第２図は本発明の概
念説明図、第３図はバンクビジーチェック回路例、第４
図はＭＳＵプライオリティ回路例、第５図はアクセス有
効ビットに対するバンクビジー回路例、第６図は従来方
式の構成図、第７図は従来のＭＳＵプライオリティ回路
を示す。 図中、ｌはＣＢＳ （中間バッファ）タグメモリ、２１
；ｔＧＢｓ１４はＭＳＵ （主記憶袋ｒｌ＞プライオリ
ティ回路、５はＣＰｔＪアドレスレジスタ、７．８．１
０はアドレスレジスタ、１４はアクセスカウンタ、１６
はアクセス有効ビットを表す。
念説明図、第３図はバンクビジーチェック回路例、第４
図はＭＳＵプライオリティ回路例、第５図はアクセス有
効ビットに対するバンクビジー回路例、第６図は従来方
式の構成図、第７図は従来のＭＳＵプライオリティ回路
を示す。 図中、ｌはＣＢＳ （中間バッファ）タグメモリ、２１
；ｔＧＢｓ１４はＭＳＵ （主記憶袋ｒｌ＞プライオリ
ティ回路、５はＣＰｔＪアドレスレジスタ、７．８．１
０はアドレスレジスタ、１４はアクセスカウンタ、１６
はアクセス有効ビットを表す。
Claims (1)
- 【特許請求の範囲】 記憶装置から中間バッファにムーブインするムーブイン
制御方式において、 ＣＰＵから通知されたフェッチ要求部分以外のムーブイ
ンのためだけのフェッチ部分を示す情報を格納するアク
セス要求ビット（１６）を備え、ＣＰＵから通知された
フェッチ要求部分に対しては順序づけて記憶装置からア
クセスしたフェッチデータをＣＰＵに返すと共に中間バ
ッファにムーブインし、上記アクセス要求ビット（１６
）がセットされているフェッチ部分に対してはビジーで
ない部分を優先してアクセスしてムーブインするように
構成したことを特徴とする中間バッファにおけるムーブ
イン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155978A JPS63318653A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファにおけるム−ブイン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62155978A JPS63318653A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファにおけるム−ブイン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318653A true JPS63318653A (ja) | 1988-12-27 |
Family
ID=15617684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62155978A Pending JPS63318653A (ja) | 1987-06-23 | 1987-06-23 | 中間バッファにおけるム−ブイン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318653A (ja) |
-
1987
- 1987-06-23 JP JP62155978A patent/JPS63318653A/ja active Pending
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