JP2776388B2 - 記憶制御方法及び記憶装置 - Google Patents
記憶制御方法及び記憶装置Info
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- JP2776388B2 JP2776388B2 JP63196794A JP19679488A JP2776388B2 JP 2776388 B2 JP2776388 B2 JP 2776388B2 JP 63196794 A JP63196794 A JP 63196794A JP 19679488 A JP19679488 A JP 19679488A JP 2776388 B2 JP2776388 B2 JP 2776388B2
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- processor
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Description
複数プロセッサに共用される階層記憶構造を備えた記
憶制御方法及び記憶装置に関し、 主記憶に連続する複数アドレスのデータを書込み際の
中間バッファの読出保留時間を最小限に抑えて高速処理
することを目的とし、 あるプロセッサが主記憶装置の書込アドレスを順次指
定して複数のデータの書込みを要求し、同時に他のプロ
セッサが中間バッファの読出アドレスを指定してデータ
の読出しを要求した際に、主記憶装置の書込アドレスを
レジスタに順次保持して中間バッファの読出アドレスと
比較器で比較し、両アドレスが一致したときには中間バ
ッファのブロックデータの読出しを抑止し、複数のデー
タの書込み途中であっても両アドレスが一致しなくなっ
た時に中間バッファから前記データの読出しを許容する
ように構成する。
憶制御方法及び記憶装置に関し、 主記憶に連続する複数アドレスのデータを書込み際の
中間バッファの読出保留時間を最小限に抑えて高速処理
することを目的とし、 あるプロセッサが主記憶装置の書込アドレスを順次指
定して複数のデータの書込みを要求し、同時に他のプロ
セッサが中間バッファの読出アドレスを指定してデータ
の読出しを要求した際に、主記憶装置の書込アドレスを
レジスタに順次保持して中間バッファの読出アドレスと
比較器で比較し、両アドレスが一致したときには中間バ
ッファのブロックデータの読出しを抑止し、複数のデー
タの書込み途中であっても両アドレスが一致しなくなっ
た時に中間バッファから前記データの読出しを許容する
ように構成する。
本発明は、複数プロセッサに共用される階層記憶構造
を備えたの記憶制御方法及び記憶装置に関する。 複数プロセッサにより共用される記憶装置にあって
は、記憶装置を最上位から最下位までの複数階層に分
け、上位階層側の中間バッファに下位階層となる主記憶
の記憶内容の一部の写しを格納し、プロセッサからのリ
ードアクセスに対する記憶内容の読出要求に対しては中
間バッファから検索してデータ読出しを行ない、一方、
プロセッサからのライトアクセスによる書込み要求に対
しては主記憶から順次書込みを行なうようにした階層記
憶構造を採用している。 このような階層記憶構造を採用した主記憶装置にあっ
ては、あるプロセッサから中間バッファの読出要求を受
けた時に、同時に他のプロセッサから中間バッファの書
込要求を受ける場合があり、この場合に中間バッファか
らの読出要求は主記憶の書込みが終了するまで保留させ
ているが、中間バッファの読出要求の保留は可能な限り
短時間に抑えることが望しい。
を備えたの記憶制御方法及び記憶装置に関する。 複数プロセッサにより共用される記憶装置にあって
は、記憶装置を最上位から最下位までの複数階層に分
け、上位階層側の中間バッファに下位階層となる主記憶
の記憶内容の一部の写しを格納し、プロセッサからのリ
ードアクセスに対する記憶内容の読出要求に対しては中
間バッファから検索してデータ読出しを行ない、一方、
プロセッサからのライトアクセスによる書込み要求に対
しては主記憶から順次書込みを行なうようにした階層記
憶構造を採用している。 このような階層記憶構造を採用した主記憶装置にあっ
ては、あるプロセッサから中間バッファの読出要求を受
けた時に、同時に他のプロセッサから中間バッファの書
込要求を受ける場合があり、この場合に中間バッファか
らの読出要求は主記憶の書込みが終了するまで保留させ
ているが、中間バッファの読出要求の保留は可能な限り
短時間に抑えることが望しい。
従来の階層記憶構造を採用した記憶装置の制御にあっ
ては、中間バッファに対する記憶内容の読出要求時また
は読出中に、主記憶に対して書込要求が行なわれると、
主記憶の書込みが終了するまで中間バッファに対する読
出要求または読出処理を保留するようにしている。
ては、中間バッファに対する記憶内容の読出要求時また
は読出中に、主記憶に対して書込要求が行なわれると、
主記憶の書込みが終了するまで中間バッファに対する読
出要求または読出処理を保留するようにしている。
このような主記憶の書込みが終了するまで中間バッフ
ァからの記憶内容の読出しを保留する従来の制御方式に
あっては、連続するアドレスを順次指定して多量のブロ
ックデータの主記憶装置への書込みが開始されると、書
込み対象となっていない本来読出が許されるべき異なる
アドレスのデータに対する読出要求も長時間保留されて
しまう問題があった。 本発明は、このような従来の問題点に鑑みてなされた
もので、連続する書込アドレスの指定で複数のデータを
主記憶に書込む際の中間バッファの読出保留時間を最小
限に抑えて高速処理を実現する記憶制御方法及び記憶装
置を提供することを目的とする。
ァからの記憶内容の読出しを保留する従来の制御方式に
あっては、連続するアドレスを順次指定して多量のブロ
ックデータの主記憶装置への書込みが開始されると、書
込み対象となっていない本来読出が許されるべき異なる
アドレスのデータに対する読出要求も長時間保留されて
しまう問題があった。 本発明は、このような従来の問題点に鑑みてなされた
もので、連続する書込アドレスの指定で複数のデータを
主記憶に書込む際の中間バッファの読出保留時間を最小
限に抑えて高速処理を実現する記憶制御方法及び記憶装
置を提供することを目的とする。
第１図は本発明の原理説明図である。 第１図において、複数のプロセッサ10−１〜10−ｎに
共用される少なくとも中間バッファ12と主記憶装置14を
有し、中間バッファ12及び主記憶装置14は各プロセッサ
によりアクセスされるアドレスを備え、中間バッファ12
に主記憶装置14に格納されたデータの一部の写しを格納
すると共に、各プロセッサによる書込みは、他のプロセ
ッサによる中間バッファ12のアクセスを禁止した状態で
主記憶装置14に書込み、次に中間バッファ12に書込むと
いう順に行ない、一方、各プロセッサによるデータの読
出しは中間バッファ12から主記憶装置14の順に検索して
行う階層構造を備えた記憶装置につき、本発明の主記憶
制御方法は、あるプロセッサ10−ｎが主記憶装置14の複
数の書込アドレスを順次指定して複数のデータの書込み
を要求し、同時に他のプロセッサ10−１が中間バッファ
の読出アドレスを指定してデータの読出しを要求した際
には、主記憶装置14の書込アドレスをレジスタ16に順次
保持して中間バッファ12の読出アドレスと比較器18で比
較し、両アドレスが一致したときには中間バッファ12の
データの読出しを抑止し、複数のデータの書込み途中で
あっても両アドレスが一致しなくなった時に中間バッフ
ァ12からのデータ読出しを許容することを特徴とする。 また本発明は、複数のプロセッサ10−１〜10−ｎに共
用される少なくとも中間バッファ12と主記憶装置14を有
し、中間バッファ12及び主記憶装置14は各プロセッサに
よりアクセスされるアドレスを備え、中間バッファ12に
主記憶装置14に格納されたデータの一部の写しを格納す
ると共に、各プロセッサによるデータの書込みは主記憶
装置14から中間バッファ12の順に行ない、一方各プロセ
ッサによるデータの読出しは中間バッファ12から主記憶
装置14の順に検索して行う階層構造を備えた記憶装置に
つき、あるプロセッサ10−ｎが主記憶装置14の複数の書
込アドレスを順次指定して、複数のデータの書込みを要
求し、同時に他のプロセッサ10−１が中間バッファの読
出アドレスを指定してデータの読出しを要求した際に
は、主記憶装置14の書込アドレスをレジスタ16に順次保
持して中間バッファ12の読出アドレスと比較する比較器
18と、複数のデータの書込み途中であっても両アドレス
が一致したときには中間バッファ12のデータの読出を抑
止し、両アドレスが一致しなくなった時に中間バッファ
12からのデータの読出しを許容する主記憶制御装置20
と、を設けたことを特徴とする。
共用される少なくとも中間バッファ12と主記憶装置14を
有し、中間バッファ12及び主記憶装置14は各プロセッサ
によりアクセスされるアドレスを備え、中間バッファ12
に主記憶装置14に格納されたデータの一部の写しを格納
すると共に、各プロセッサによる書込みは、他のプロセ
ッサによる中間バッファ12のアクセスを禁止した状態で
主記憶装置14に書込み、次に中間バッファ12に書込むと
いう順に行ない、一方、各プロセッサによるデータの読
出しは中間バッファ12から主記憶装置14の順に検索して
行う階層構造を備えた記憶装置につき、本発明の主記憶
制御方法は、あるプロセッサ10−ｎが主記憶装置14の複
数の書込アドレスを順次指定して複数のデータの書込み
を要求し、同時に他のプロセッサ10−１が中間バッファ
の読出アドレスを指定してデータの読出しを要求した際
には、主記憶装置14の書込アドレスをレジスタ16に順次
保持して中間バッファ12の読出アドレスと比較器18で比
較し、両アドレスが一致したときには中間バッファ12の
データの読出しを抑止し、複数のデータの書込み途中で
あっても両アドレスが一致しなくなった時に中間バッフ
ァ12からのデータ読出しを許容することを特徴とする。 また本発明は、複数のプロセッサ10−１〜10−ｎに共
用される少なくとも中間バッファ12と主記憶装置14を有
し、中間バッファ12及び主記憶装置14は各プロセッサに
よりアクセスされるアドレスを備え、中間バッファ12に
主記憶装置14に格納されたデータの一部の写しを格納す
ると共に、各プロセッサによるデータの書込みは主記憶
装置14から中間バッファ12の順に行ない、一方各プロセ
ッサによるデータの読出しは中間バッファ12から主記憶
装置14の順に検索して行う階層構造を備えた記憶装置に
つき、あるプロセッサ10−ｎが主記憶装置14の複数の書
込アドレスを順次指定して、複数のデータの書込みを要
求し、同時に他のプロセッサ10−１が中間バッファの読
出アドレスを指定してデータの読出しを要求した際に
は、主記憶装置14の書込アドレスをレジスタ16に順次保
持して中間バッファ12の読出アドレスと比較する比較器
18と、複数のデータの書込み途中であっても両アドレス
が一致したときには中間バッファ12のデータの読出を抑
止し、両アドレスが一致しなくなった時に中間バッファ
12からのデータの読出しを許容する主記憶制御装置20
と、を設けたことを特徴とする。
このような構成を備えた本発明の主記憶制御方法及び
記憶装置にあっては、主記憶に対し連続するアドレスを
順次指定することで多量のブロックゲータの書込みが開
始されても、中間バッファに対するデータの読出要求の
アドレスと現在の書込アドレスとが一致していない限
り、中間バッファからのデータを続出することができ、
特に、複数プロセッサは異なるプログラムを実行してお
り、プログラムが異なればアクセスするアドレスも異な
るため、あるプロセッサの書込みによって他のプロセッ
サによる読出しが不要に遅延されてしまうことを確実に
防止でき、計算機システムの性能を大幅に向上できる。
記憶装置にあっては、主記憶に対し連続するアドレスを
順次指定することで多量のブロックゲータの書込みが開
始されても、中間バッファに対するデータの読出要求の
アドレスと現在の書込アドレスとが一致していない限
り、中間バッファからのデータを続出することができ、
特に、複数プロセッサは異なるプログラムを実行してお
り、プログラムが異なればアクセスするアドレスも異な
るため、あるプロセッサの書込みによって他のプロセッ
サによる読出しが不要に遅延されてしまうことを確実に
防止でき、計算機システムの性能を大幅に向上できる。
第２図は本発明の一実施例を示した実施例構成図であ
る。 第２図において、20はメモリ主制御装置（MCU）であ
り、メモリ主制御装置20に対しては、複数のプロセッサ
10−１〜10−ｎが接続され、また複数のプロセッサ10−
１〜10−ｎにより共用される主記憶装置（MSU）14を接
続している。 ここで、主記憶装置14は、主記憶における最下層の下
位階層記憶部を構成しており、メモリ主制御装置20内に
設けた中間バッファ（GBS）12が最上位の上位階層記憶
部を構成している。即ち、第２図の実施例にあたって
は、中間バッファ12による上位階層と主記憶装置14によ
る下位階層でなる二階層構造の主記憶を例にとってい
る。 このような階層構造の主記憶において、メモリ主制御
装置20の中間バッファ12には主記憶装置14の一部が格納
されている。そして、メモリ主制御装置20によるアクセ
ス制御は、任意のプロセッサからの読出し要求に対して
は中間バッファ12から主記憶装置14の順に検索を行な
う。一方、任意のプロセッサからの書込要求に対しては
逆に主記憶装置14から中間バッファ12の順に書込みを行
なうようになる。 また、メモリ主制御装置20は任意のプロセッサから主
記憶装置14に対する書込要求または書込要求に基づく書
込中に、他のプロセッサから中間バッファ12に対する読
出し要求を受けると、後の説明で明らかにするように、
主記憶装置14に対する書込アドレスを格納したレジスタ
の内容と中間バッファ12に対する読出アドレスを比較
し、両アドレスが一致しているときには中間バッファ12
からのデータの読出しを抑止し、両アドレスが一致しな
くなったときに中間バッファ12に対する読出し抑止を解
除してデータの読出しを許容する制御機能を有する。 第３図は第２図のメモリ主制御装置20に設けられる本
発明の具体的な実施例を示した実施例構成図である。 第３図において、22−１〜22−ｎは第２図のプロセッ
サ10−１〜10−ｎに対応して設けられたサポートであ
り、ポート22−１〜22−ｎに対しプロセッサ10−１〜10
−ｎからの読出要求または書込要求が行なわれる。 ポート22−１〜22−ｎに続いては中間バッファ優先回
路24と主記憶優先回路26が設けられる。この中間バッフ
ァ優先回路24及び主記憶優先回路26に対しては、ポート
22−１〜22−ｎの各ポート出力が入力される。 中間バッファ優先回路24に続いては中間バッファアク
セスレジスタ（GBSAR）28が設けられ、中間バッファ優
先回路24で選択された特定の中間バッファ12に対する読
出アドレスまたは書込アドレスがセットされる。 一方、主記憶優先回路26に続いては、主記憶アクセス
レジスタ（MSAR）30が設けられ、主記憶優先回路26で選
択された主記憶装置14の書込みまたは読出しのためのア
ドレスがセットされる。 このような中間バッファ12及び主記憶装置14に対する
制御回路に加えて本発明にあっては、主記憶優先回路26
に続いてプロセッサストアアクセスレジスタ（PSAR）16
−１〜16−ｎと比較回路18−１〜18−ｎを設けている。 プロセッサストアアクセスレジスタ16−１〜16−ｎは
第２図に示したプロセッサ10−１〜10−ｎに対応して設
けられ、主記憶優先回路26より主記憶アクセスレジスタ
30に対し主記憶装置14に書込むための書込みアドレスが
セットされると同時に、プロセッサストアアクセスレジ
スタ16−１〜16−ｎの中の書込要求を行なったプロセッ
サに対応するプロセッサストアアクセスレジスタに書込
アドレスをセットする。 比較回路18−１〜18−ｎに対しては、プロセッサスト
アアクセスレジスタ16−１〜16−ｎの出力がそれぞれ与
えられると共に、中間バッファアクセスレジスタ28の出
力が共通に入力される。即ち、比較回路18−１〜18−ｎ
は主記憶装置14に対し書込要求が行なわれた際に、プロ
セッサストアアクセスレジスタ16−１〜16−ｎの中のい
ずれか１つにセットれた書込アドレスと、そのとき中間
バッファアクセスレジスタ28にセットされている中間バ
ッファ12のデータを読出すための読出アドレスとを比較
し、両アドレスが一致したときに中間バッファ制御回路
（不図示）に対し読出しを抑止する制御信号を出力す
る。勿論、両アドレスが不一致であれば、中間バッファ
制御回路（不図示）に対する読出し抑止の制御出力は行
なわれない。 次に、第３図の実施例構成図を参照して本発明の主記
憶制御の処理動作を説明する。 今、プロセッサ10−１よりポート22−１に対し中間バ
ッファ12からの読出要求が行なわれ、同時にポート22−
ｎに対してプロセッサ10−ｎから主記憶装置14に対し連
続する書込みアドレスを順次指定した書込要求が行なわ
れたものとする。 このようなプロセッサからの読出要求及び書込要求
は、ポート22−１及び22−ｎのそれぞれに保持され、ポ
ート22−１は読出要求であることから、中間バッファ優
先回路24により選択されて読出アドレスを中間バッファ
アウセスレジスタ28にセットし、中間バッファ12に対す
る読出動作を開始する。 同時にポート22−ｎに対する書込要求が主記憶優先回
路26で選択され、主記憶アクセスレジスタ30及び書込要
求を行なったプロセッサ10−ｎに対応したプロセッサス
トアアクセスレジスタ16−ｎに書込アドレスがセットさ
れ、主記憶装置14に対する書込動作が開始される。 このとき、比較回路18−１〜18−ｎで中間バッファア
クセスレジスタ28の読出アドレスとプロセッサストアア
クセスレジスタ16−１〜16−ｎの書込アドレスとのアド
レス比較が行なわれ、比較回路18−ｎにおいて読出アド
レスと書込アドレスの一致を判別すると、中間バッファ
制御回路（不図示）に対し中間バッファ12のアクセスを
抑止する制御信号を出力し、中間バッファ12に対する読
出要求をポート22−１に保持した保留状態とする。 このような中間バッファ12に対する読出要求の保留状
態でポート22−ｎからの書込要求に対する主記憶装置14
の書込動作が終了すると、次にポート22−ｎからの書込
要求は中間バッファ優先回路24より選択されて中間バッ
ファアクセスレジスタ28にセットされ、中間バッファ12
に対する書込動作が行なわれる。このとき中間バッファ
アクセスレジスタ28とプロセッサストアアクセスレジス
タ16−ｎには同じ書込アドレスがセットさており、比較
回路18−ｎはアドレス一致に基づき中間バッファ制御回
路（不図示）に対する抑止制御信号の出力を継続してい
る。 中間バッファ12に対する書込動作が終了すると、ポー
ト22−ｎがリセットされ、主記憶装置14に対する次の書
込アドレスがポート22−ｎにセットされる。このため比
較回路18−ｎにおいて、続出アドレスと書込アドレスが
一致しなくなり、中間バッファ制御回路（不図示）に対
する抑止制御信号の出力を停止する。その結果、ポート
22−１からの読出要求に対する中間バッファ12の保留状
態が解除され、主記憶装置14に対する複数のデータの書
込中であっても、中間バッファ12からの続出動作が開始
される。 勿論、主記憶優先回路26による選択で書込アドレスを
主記憶アクセスレジスタ30及びプロセッサストアアクセ
スレジスタ16−１〜16−ｎにセットする書込動作の途
中、或いは主記憶装置14の書込動作を終了して中間バッ
ファ優先回路24により中間バッファアクセスレジスタ28
に書込アドレスをセットして中間バッファ12の書込中
に、両アドレスが一致しなくなると、その時点で読出要
求に対する中間バッファ12の保留状態が解除されて読出
動作を開始するようになる。 尚、第３図の実施例にあっては、主記憶装置14の書込
みにより中間バッファ12の読出しを抑止した際に、ポー
トに読出アドレスを保留するようにしているが、ポート
に読出アドレスを保留せずに中間バッファ12の抑止解除
を読出要求を行なったプロセッサに通知して再度読出要
求を行なうようにしてもよいし、或はブロックデータの
量によってポートに読出アドレスを保留するか否か適宣
に決定するようにしてもよい。 更に、上記の実施例は最下位階層となる主記憶装置14
と最上位階層となる中間バッファ12による二階層構造を
例にとるものであったが、本発明はこれに限定されず、
適宣の階層数としてもよいことは勿論である。
る。 第２図において、20はメモリ主制御装置（MCU）であ
り、メモリ主制御装置20に対しては、複数のプロセッサ
10−１〜10−ｎが接続され、また複数のプロセッサ10−
１〜10−ｎにより共用される主記憶装置（MSU）14を接
続している。 ここで、主記憶装置14は、主記憶における最下層の下
位階層記憶部を構成しており、メモリ主制御装置20内に
設けた中間バッファ（GBS）12が最上位の上位階層記憶
部を構成している。即ち、第２図の実施例にあたって
は、中間バッファ12による上位階層と主記憶装置14によ
る下位階層でなる二階層構造の主記憶を例にとってい
る。 このような階層構造の主記憶において、メモリ主制御
装置20の中間バッファ12には主記憶装置14の一部が格納
されている。そして、メモリ主制御装置20によるアクセ
ス制御は、任意のプロセッサからの読出し要求に対して
は中間バッファ12から主記憶装置14の順に検索を行な
う。一方、任意のプロセッサからの書込要求に対しては
逆に主記憶装置14から中間バッファ12の順に書込みを行
なうようになる。 また、メモリ主制御装置20は任意のプロセッサから主
記憶装置14に対する書込要求または書込要求に基づく書
込中に、他のプロセッサから中間バッファ12に対する読
出し要求を受けると、後の説明で明らかにするように、
主記憶装置14に対する書込アドレスを格納したレジスタ
の内容と中間バッファ12に対する読出アドレスを比較
し、両アドレスが一致しているときには中間バッファ12
からのデータの読出しを抑止し、両アドレスが一致しな
くなったときに中間バッファ12に対する読出し抑止を解
除してデータの読出しを許容する制御機能を有する。 第３図は第２図のメモリ主制御装置20に設けられる本
発明の具体的な実施例を示した実施例構成図である。 第３図において、22−１〜22−ｎは第２図のプロセッ
サ10−１〜10−ｎに対応して設けられたサポートであ
り、ポート22−１〜22−ｎに対しプロセッサ10−１〜10
−ｎからの読出要求または書込要求が行なわれる。 ポート22−１〜22−ｎに続いては中間バッファ優先回
路24と主記憶優先回路26が設けられる。この中間バッフ
ァ優先回路24及び主記憶優先回路26に対しては、ポート
22−１〜22−ｎの各ポート出力が入力される。 中間バッファ優先回路24に続いては中間バッファアク
セスレジスタ（GBSAR）28が設けられ、中間バッファ優
先回路24で選択された特定の中間バッファ12に対する読
出アドレスまたは書込アドレスがセットされる。 一方、主記憶優先回路26に続いては、主記憶アクセス
レジスタ（MSAR）30が設けられ、主記憶優先回路26で選
択された主記憶装置14の書込みまたは読出しのためのア
ドレスがセットされる。 このような中間バッファ12及び主記憶装置14に対する
制御回路に加えて本発明にあっては、主記憶優先回路26
に続いてプロセッサストアアクセスレジスタ（PSAR）16
−１〜16−ｎと比較回路18−１〜18−ｎを設けている。 プロセッサストアアクセスレジスタ16−１〜16−ｎは
第２図に示したプロセッサ10−１〜10−ｎに対応して設
けられ、主記憶優先回路26より主記憶アクセスレジスタ
30に対し主記憶装置14に書込むための書込みアドレスが
セットされると同時に、プロセッサストアアクセスレジ
スタ16−１〜16−ｎの中の書込要求を行なったプロセッ
サに対応するプロセッサストアアクセスレジスタに書込
アドレスをセットする。 比較回路18−１〜18−ｎに対しては、プロセッサスト
アアクセスレジスタ16−１〜16−ｎの出力がそれぞれ与
えられると共に、中間バッファアクセスレジスタ28の出
力が共通に入力される。即ち、比較回路18−１〜18−ｎ
は主記憶装置14に対し書込要求が行なわれた際に、プロ
セッサストアアクセスレジスタ16−１〜16−ｎの中のい
ずれか１つにセットれた書込アドレスと、そのとき中間
バッファアクセスレジスタ28にセットされている中間バ
ッファ12のデータを読出すための読出アドレスとを比較
し、両アドレスが一致したときに中間バッファ制御回路
（不図示）に対し読出しを抑止する制御信号を出力す
る。勿論、両アドレスが不一致であれば、中間バッファ
制御回路（不図示）に対する読出し抑止の制御出力は行
なわれない。 次に、第３図の実施例構成図を参照して本発明の主記
憶制御の処理動作を説明する。 今、プロセッサ10−１よりポート22−１に対し中間バ
ッファ12からの読出要求が行なわれ、同時にポート22−
ｎに対してプロセッサ10−ｎから主記憶装置14に対し連
続する書込みアドレスを順次指定した書込要求が行なわ
れたものとする。 このようなプロセッサからの読出要求及び書込要求
は、ポート22−１及び22−ｎのそれぞれに保持され、ポ
ート22−１は読出要求であることから、中間バッファ優
先回路24により選択されて読出アドレスを中間バッファ
アウセスレジスタ28にセットし、中間バッファ12に対す
る読出動作を開始する。 同時にポート22−ｎに対する書込要求が主記憶優先回
路26で選択され、主記憶アクセスレジスタ30及び書込要
求を行なったプロセッサ10−ｎに対応したプロセッサス
トアアクセスレジスタ16−ｎに書込アドレスがセットさ
れ、主記憶装置14に対する書込動作が開始される。 このとき、比較回路18−１〜18−ｎで中間バッファア
クセスレジスタ28の読出アドレスとプロセッサストアア
クセスレジスタ16−１〜16−ｎの書込アドレスとのアド
レス比較が行なわれ、比較回路18−ｎにおいて読出アド
レスと書込アドレスの一致を判別すると、中間バッファ
制御回路（不図示）に対し中間バッファ12のアクセスを
抑止する制御信号を出力し、中間バッファ12に対する読
出要求をポート22−１に保持した保留状態とする。 このような中間バッファ12に対する読出要求の保留状
態でポート22−ｎからの書込要求に対する主記憶装置14
の書込動作が終了すると、次にポート22−ｎからの書込
要求は中間バッファ優先回路24より選択されて中間バッ
ファアクセスレジスタ28にセットされ、中間バッファ12
に対する書込動作が行なわれる。このとき中間バッファ
アクセスレジスタ28とプロセッサストアアクセスレジス
タ16−ｎには同じ書込アドレスがセットさており、比較
回路18−ｎはアドレス一致に基づき中間バッファ制御回
路（不図示）に対する抑止制御信号の出力を継続してい
る。 中間バッファ12に対する書込動作が終了すると、ポー
ト22−ｎがリセットされ、主記憶装置14に対する次の書
込アドレスがポート22−ｎにセットされる。このため比
較回路18−ｎにおいて、続出アドレスと書込アドレスが
一致しなくなり、中間バッファ制御回路（不図示）に対
する抑止制御信号の出力を停止する。その結果、ポート
22−１からの読出要求に対する中間バッファ12の保留状
態が解除され、主記憶装置14に対する複数のデータの書
込中であっても、中間バッファ12からの続出動作が開始
される。 勿論、主記憶優先回路26による選択で書込アドレスを
主記憶アクセスレジスタ30及びプロセッサストアアクセ
スレジスタ16−１〜16−ｎにセットする書込動作の途
中、或いは主記憶装置14の書込動作を終了して中間バッ
ファ優先回路24により中間バッファアクセスレジスタ28
に書込アドレスをセットして中間バッファ12の書込中
に、両アドレスが一致しなくなると、その時点で読出要
求に対する中間バッファ12の保留状態が解除されて読出
動作を開始するようになる。 尚、第３図の実施例にあっては、主記憶装置14の書込
みにより中間バッファ12の読出しを抑止した際に、ポー
トに読出アドレスを保留するようにしているが、ポート
に読出アドレスを保留せずに中間バッファ12の抑止解除
を読出要求を行なったプロセッサに通知して再度読出要
求を行なうようにしてもよいし、或はブロックデータの
量によってポートに読出アドレスを保留するか否か適宣
に決定するようにしてもよい。 更に、上記の実施例は最下位階層となる主記憶装置14
と最上位階層となる中間バッファ12による二階層構造を
例にとるものであったが、本発明はこれに限定されず、
適宣の階層数としてもよいことは勿論である。
以上説明してきたように本発明によれば、あるプロセ
ッサが連続するアドレスを順次指定して主記憶に多量の
データを書込中、現在書込中の書込アドレスに一致する
アドレスの読出要求が他のプロセッサからあったときの
み読出しが抑止されるにすぎず、一般にプロセッサが異
なればアクセスするアドレスは異なるため、プロセッサ
の書込みによって他のプロセッサの読出しが不要に遅延
することを回避でき、システム性能を大幅に向上するこ
とができる。
ッサが連続するアドレスを順次指定して主記憶に多量の
データを書込中、現在書込中の書込アドレスに一致する
アドレスの読出要求が他のプロセッサからあったときの
み読出しが抑止されるにすぎず、一般にプロセッサが異
なればアクセスするアドレスは異なるため、プロセッサ
の書込みによって他のプロセッサの読出しが不要に遅延
することを回避でき、システム性能を大幅に向上するこ
とができる。
第１図は本発明の原理説明図； 第２図は本発明の実施例構成図； 第３図は本発明の具体的な実施例構成図である。 図中、 10−１〜１−n:プロセッサ 12:中間バッファ（GCB:上位階層記憶部） 14:主記憶装置（MSU:下位階層記憶部） 16:レジスタ 16−１〜16−n:プロセッサストアアクセスレジスタ（PS
AR） 18:比較部 18−１〜18−n:比較回路 20:メモリ主制御装置（MCU） 22−１〜22−n:ポート 24:中間バッファ優先回路 26:主記憶優先回路 30:主記憶アクセスレジスタ（MSAR）
AR） 18:比較部 18−１〜18−n:比較回路 20:メモリ主制御装置（MCU） 22−１〜22−n:ポート 24:中間バッファ優先回路 26:主記憶優先回路 30:主記憶アクセスレジスタ（MSAR）
Claims (2)
- 【請求項１】複数のプロセッサ（10−１〜10−ｎ）に共
用される少なくとも中間バッファ（12）と主記憶装置
（14）を有し、前記中間バッファ（12）及び主記憶装置
（14）は各プロセッサによりアクセスされるアドレスを
備え、前記中間バッファ（12）に主記憶装置（14）に格
納されたデータの一部の写しを格納すると共に、各プロ
セッサによる書込みは、他のプロセッサによる中間バッ
ファ（12）のアクセスを禁止した状態で主記憶装置（1
4）に書込み、次に中間バッファ（12）に書込むという
順に行ない、一方、各プロセッサによる読出しは中間バ
ッファ（12）から主記憶装置（14）の順に検索して行う
階層構造を備えた記憶制御方法において、 あるプロセッサ（10−ｎ）が前記主記憶装置（14）の書
込アドレスを順次指定して複数のデータの書込みを要求
し、同時に他のプロセッサ（10−１）が前記中間バッフ
ァの読出アドレスを指定してデータの読出しを要求した
際に、前記主記憶装置（14）の書込アドレスをレジスタ
（16）に順次保持して前記中間バッファ（12）の読出ア
ドレスと比較器（18）で比較し、両アドレスが一致した
ときには前記中間バッファ（12）の前記データの読出し
を抑止し、複数のデータの書込み途中であっても両アド
レスが一致しなくなった時に前記中間バッファ（12）か
ら前記データの読出しを許容することを特徴とする記憶
制御方法。 - 【請求項２】複数のプロセッサ（10−１〜10−ｎ）に共
用される少なくとも中間バッファ（12）と主記憶装置
（14）を有し、前記中間バッファ（12）及び主記憶装置
（14）は各プロセッサによりアクセスされるアドレスを
備え、前記中間バッファ（12）に主記憶装置（14）に格
納されたデータの一部の写しを格納すると共に、各プロ
セッサによる書込みは、他のプロセッサによる中間バッ
ファ（12）のアクセスを禁止した状態で主記憶装置（1
4）に書込み、次に中間バッファ（12）に書込むという
順に行ない、一方、各プロセッサによる読出しは中間バ
ッファ（12）から主記憶装置（14）の順に検索して行う
階層構造を備えた記憶装置において、 あるプロセッサ（10−ｎ）が前記主記憶装置（14）の書
込アドレスを順次指定して複数のデータの書込みを要求
し、同時に他のプロセッサ（10−１）が前記中間バッフ
ァの読出アドレスを指定してデータの読出しを要求した
際に、前記主記憶装置（14）の書込アドレスをレジスタ
（16）に順次保持して前記中間バッファ（12）の読出ア
ドレスとで比較する比較器（18）と、 両アドレスが一致したときには前記中間バッファ（12）
の前記データの読出しを抑止し、複数のデータの書込み
途中であっても両アドレスが一致しなくなった時に前記
中間バッファ（12）から前記データの読出しを許容する
主記憶制御装置（20）と、 を設けたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196794A JP2776388B2 (ja) | 1988-08-06 | 1988-08-06 | 記憶制御方法及び記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196794A JP2776388B2 (ja) | 1988-08-06 | 1988-08-06 | 記憶制御方法及び記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0245861A JPH0245861A (ja) | 1990-02-15 |
| JP2776388B2 true JP2776388B2 (ja) | 1998-07-16 |
Family
ID=16363761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196794A Expired - Lifetime JP2776388B2 (ja) | 1988-08-06 | 1988-08-06 | 記憶制御方法及び記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776388B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520189A (ja) * | 1991-07-17 | 1993-01-29 | Shikoku Nippon Denki Software Kk | キヤツシユメモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163572A (en) * | 1980-05-19 | 1981-12-16 | Hitachi Ltd | Data processing system |
-
1988
- 1988-08-06 JP JP63196794A patent/JP2776388B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245861A (ja) | 1990-02-15 |
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