JPH0773035A - 複数プロセツサ・システム - Google Patents

Abstract

(57)【要約】 【目的】 ストレージへのアクセス要求がストレージ・
リソースを待たなければならない時でも、ストレージの
アドレス処理を制御するためのストレージ要求パイプラ
イン１中で後続の要求を中断せずにパイプラインの連続
処理を可能とするシステムを与える。 【構成】 要求の処理を開始するためにリソースが使用
可能になるのを待たなければならない要求は、パイプラ
イン１に入るための優先権付与回路１３の制御を受けた
後、待機用通路２、３に差し向けられる。データの取り
出し要求の待ちは、待機用通路２に入れられ、ストア要
求の待ちは、待機用通路３に入れられる。待機時間が終
つた時、優先権付与回路を再度通つた後、要求は待機用
通路からパイプラインに再び入る。複数個の要求が非同
期な態様で同時にパイプライン処理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ストレージ要求が必要
とするストレージ・リソースを待つている１つ、または
それ以上のストレージ要求によつて、ストレージ要求パ
イプラインの処理を停滞させることなくストレージ要求
を継続して並列処理をさせるような態様でストレージに
アクセスするために、非同期の態様でストレージ要求パ
イプラインを処理する技術に関する。

【０００２】

【従来の技術】ストレージにアクセスする要求（以下、
ストレージ要求、または単に要求とも言う）を処理する
従来の技術において、ストレージ・リソースが動作して
いる時に生じるアイドル時間の間で、他のストレージ要
求によるそのリソースの使用を禁止しているストレージ
要求が完了するまで、その要求はそのストレージ・リソ
ースを拘束していた。このように、従来の技術において
は、ストレージを制御するためのリソース（以下、スト
レージ・リソース、または単にリソースとも言う）は、
アイドル時間の間でも自由に解放されず、同じストレー
ジ要求の次の動作を開始するための不作動の待機状態に
保たれていた。そして、そのリソースは、前の要求がス
トレージ・リソースを必要とするすべての動作を完了し
た時にだけ、他のストレージ要求によつて使用すること
ができるように解放される。

【０００３】米国特許第３６７０３０９号及び同第４１
４９２４５号はストレージ要求の処理動作を教示してい
るが、パイプラインの中に再度エントリを必要とする待
機状態の要求を保持するための待機用の通路を持つスト
レージ要求パイプラインを開示していない。また、これ
らの米国特許は、ストレージのタイミング制御を教示し
ているが、パイプラインの中に再度入力することのでき
る複数個の待機用通路を持つストレージ要求パイプライ
ンを開示していない。

【０００４】ストレージ要求の従来の処理手段は、最初
のストレージ要求がストレージ・リソースの使用を完了
するまで（最初のストレージ要求によりストレージ・リ
ソースが動作している期間中でそのリソースが不作動状
態の時に、最初のストレージ要求が完了する前には、他
のストレージ要求によつてそのリソースを使用すること
はできないから）、最初のストレージ要求はそのストレ
ージ・リソースを拘束する。従来の技術においては、同
じ要求のために或るリソースに対して後で次の処理を必
要とする時、そのリソースは、同じ要求に対して開始さ
れる次の動作のための不動作の待ち状態に保持され、他
の要求の使用のために解放されないが、リソースが上記
の要求のために必要なすべての動作を完了した時にだ
け、そのリソースは、他の要求によつて使用することが
できるように解放される。

【０００５】

【発明が解決しようとする課題】本発明の目的は、スト
レージへのアクセス要求（ストレージ要求）を処理し、
制御するためのストレージ要求パイプラインを提供する
ことにある。

【０００６】本発明の他の目的は、非同期的なストレー
ジ要求を並列に処理し、しかも、後続するストレージ要
求に著しい遅延を与えることなく、一部処理されたスト
レージ要求の処理を待機させることにある。

【０００７】本発明の他の目的は、ストレージ・リソー
スによつて遂行される複数個の処理ステツプの各々を他
の処理ステツプとは独立して使用可能にするために、ス
トレージ・リソースによつて遂行される複数個の処理ス
テツプの各々を独立させることにあり、これにより、他
のストレージ要求にストレージ・リソースを利用可能に
することができ、他のストレージ要求によるストレージ
・リソースの処理ステツプが終了した時に、前のストレ
ージ要求の他の処理ステツプを遂行するために、ストレ
ージ・リソースを後でアクセスすることができる。従つ
て、ストレージ・リソースが処理ステツプを遂行してい
ない場合には、そのリソースは他の要求による処理ステ
ツプのために利用することが可能である。従つて、リソ
ースを使用した前の要求がリソースの使用を全部完了す
る前に、複数個の要求は、それらの要求による１つのリ
ソースの使用を多重化することができる。他のストレー
ジ要求がリソースの使用を拘束している場合を除いて、
予め決められた複数個の処理ステツプの間でリソースが
動作していない時には、ストレージ要求は予め決められ
た複数個の処理ステツプの間でリソースを拘束する必要
はない。

【０００８】本発明の他の目的は、非同期の態様で複数
個のストレージ要求を同時に管理するための単一のスト
レージ要求パイプラインに結合させた複数個の待機用の
通路を与えることにある。

【０００９】本発明の他の目的は、夫々のストレージ要
求の待機時間の終了まで、複数個のストレージ要求を、
独立した待機用の通路中に、並列に保持させ、その後、
ストレージ要求をパイプラインに再度入力可能にさせる
ことにある。

【００１０】本発明の他の目的は、或るストレージ要求
のための処理ステツプにおいて、ストレージ・リソース
がその要求の処理ステツプのために直ちに使用できる
時、その要求のためにそのリソースを獲得させ、その
後、そのリソースがその要求によつて最早や使用されな
くなつた時には直ちにリソースを解放して、他の要求に
対してそのリソースの使用を利用可能にさせることにあ
り、これにより、ストレージ・リソースの利用度を最大
にする。

【００１１】本発明の他の目的は、完了するのに長い処
理ステツプを必要とするストレージ要求パイプラインの
処理をバイパスすることにあり、これにより、単一のマ
シン・サイクル内で直ちに遂行することのできるパイプ
ラインの処理動作だけを管理するために、パイプライン
を自由に解放する。

【００１２】本発明の他の目的は、完了するのに長い処
理を必要とする処理に対して停止、または待機をさせる
パイプラインを必要とすることなく、可変長の実行時間
を持つ処理ステツプによつて複数のストレージ要求を同
時に処理することにある。

【００１３】本発明の他の目的は、複数個のストレージ
要求を、非同期的な態様で同時に処理させることにあ
る。本発明においては、要求の処理の間に競合が生じる
とか、要求の処理に遅延を生じるような要求は、待機用
の通路において、保持され、部分的に完了され、しか
も、待機することを必要としない要求は、実質的な処理
なしでパイプライン中で移動され、これにより、システ
ムのスループツトを最大にすることができる。本発明
は、必要に応じて、要求の発生の順序を維持することが
できるが、また同時に、発生の順序を維持する必要がな
い要求に対する順序は維持しない。

【００１４】

【課題を解決するための手段】本発明はアドレスを処理
し、取り扱う技術に関する。本発明はアドレスによつて
検索されるデータの処理を目的としていない。従つて、
例えば、インストラクシヨン・パイプラインによつて処
理されるデータのように、ストレージ要求によつて検索
されるデータは、本発明には直接の関係がない。本発明
が指向する技術は、ストレージ要求パイプラインによつ
て遂行される処理である。インストラクシヨン・パイプ
ラインは、本発明とは異なつたタイプのパイプラインで
あつて、本発明とは関係がない。

【００１５】インストラクシヨン・パイプラインとは異
なつて、本発明のストレージ要求パイプラインは、スト
レージ要求がストレージ・リソースを使用する時に、必
要なストレージのアドレスの処理を制御するものであ
る。例えば、インストラクシヨン・パイプラインは、イ
ンストラクシヨン要求の受け取り順序を維持しなければ
ならない。然しながら、本発明のストレージ要求パイプ
ラインにおいては、ストレージ要求の順序を維持するこ
とを、ストレージ要求を起したプロセツサと、インスト
ラクシヨン・パイプラインとに制御を任せることによつ
て、ストレージ要求パイプラインは、要求を受け取つた
順序を無視する。

【００１６】本発明は、ストレージにアクセスするため
の複数個の要求を準備する順番を制御するためのストレ
ージ要求パイプラインを与える。本発明に従つて、スト
レージ要求パイプラインが他の要求を継続して処理し、
取り扱うことができるような手段を与えるために、スト
レージ要求パイプラインから分岐した１個、またはそれ
以上の待機用の通路が設けられ、しかも、待機用通路中
の要求は、待機している要求について現在利用すること
のできない必要なリソースに対して待機させることがで
きる。本発明においては、ストレージ要求に対して、２
つのタイプの待機用通路が与えられており、一方のタイ
プは、ストレージからの取り出し要求のための待機用通
路であり、他方のタイプは、ストレージへのストア要求
のための待機用通路である。各タイプの待機用通路は任
意の数だけ設けることができる。

【００１７】本発明は、ＭＰまたはＵＰ環境で動作する
ことのできる独立したプロセツサ（ＣＰＵ及びＩＯＰ）
による複数個の要求を、非同期の態様で、ストレージ要
求パイプラインに対して任意の順序で与えることができ
る。

【００１８】本発明において、ストレージ要求パイプラ
イン及びその待機用通路は、異なつた長さの副次的な処
理時間及び待ち時間を必要とする複数個の要求を、重複
して並列処理にすることができる。待機用通路中にある
要求は、例えば、他のＣＰＵのキヤツシユ中で生じる無
効の結果とか、ＣＰＵの前のストア動作の完了の結果と
か、キヤツシユのキヤスト・アウトの完了の結果とか、
キヤツシユの優先権の割り当ての結果とか、メーン・ス
トレージ（ＭＳ）へのアクセスの優先権の割り当ての結
果とか、キヤツシユ・デイレクトリの更新の結果とか、
ＭＳ、またはキヤツシユのインターリーブの利用可能性
の問合せの結果などを待つている。

【００１９】本発明においては、待機している要求に必
要なリソースが利用可能になつたことによつて、待機用
通路中で待機時間の異なつた待ちが完了した後、要求
は、パイプライン処理のためにパイプラインに入れる要
求の順序を制御するのに使用するパイプライン優先権付
与回路を通つてパイプラインの中に再度入力される。優
先権付与回路は従来の技術で利用可能なタイプのもので
あつてよい。要求は、システムのストレージ階層中の次
のレベルをアクセスするのに使用するために、要求を準
備する複数の段階を持つパイプラインを通して処理され
る。必要なすべてのストレージ・リソースを利用するこ
とのできる要求は、パイプラインの１つの経路において
パイプラインの処理を完了するけれども、しかし、必要
なリソースを利用することのできない要求は、パイプラ
インから取り出されて、その要求が必要とするリソース
が利用可能になるまで待機用通路に入れられる。リソー
スを使用することができないと言う理由は、問題のリソ
ースが他の要求によつて使用されているということが通
常の理由である。

【００２０】要求は、パイプラインの一部と、１つ、ま
たはそれ以上の待機用通路とを通つて１回、またはそれ
以上の回数を循環される。システムのストレージ階層に
おいて次のストレージ・リソースへのアクセスを遂行す
る準備が、そのストレージ要求に対して整つたことを、
パイプラインが表示した時にだけ、その要求は、そのス
トレージ要求を遂行するためにパイプラインから出て行
く。

【００２１】従つて、本発明は、ストレージ要求がパイ
プライン動作に遅延を与える場合に、要求がパイプライ
ンを使用する限り、パイプライン中でストレージ要求を
停滞させずに、パイプラインを継続して動作させること
ができる。

【００２２】或る場合には、要求が待機用通路に保持さ
れている間で、要求の処理が行なわれる。つまり、本発
明において、待機用通路は、ストレージ・リソースを待
つ要求に用いられるばかりでなく、完了するのに長い処
理ステツプを必要とするストレージ要求の待機用の通路
としても使用し、これにより、パイプラインが単一のマ
シン・サイクルで直ちに遂行できる処理動作だけを取り
扱えるうようにパイプライン動作を単純化し、これによ
りパイプラインの性能を改善する。

【００２３】本発明に従つて、待機している要求によつ
て使用されるストレージ階層のレベル中の複数のインタ
ーリーブに、複数の待機用通路が関連付けられている。

【００２４】また、本発明はストレージ・リソースを取
り扱う態様を制御することができる。つまり、本発明
は、要求がストレージ・リソースの現在の使用を終了す
るや否や、他の要求によつてストレージ・リソースを使
用させるために、リソースを解放する制御をすることが
できるということである。或る要求がリソースを再度必
要とする時に、可成り長時間の間、そのリソースを再度
使用することができない場合、本発明は、前の要求によ
つてリソースを使用できない長時間の間で、他の要求に
より、そのリソースを使用させ、その後、前の要求がそ
のリソースを再び利用できるようにする。従つて、本発
明は複数の要求によつて１つのリソースを部分的に使用
するような多重化を可能とする。

【００２５】

【実施例】本発明は、ストレージにアクセスするための
複数の要求（複数のストレージ要求）がコンピユータ・
システムにおいて処理されることを含んでいる。ストレ
ージ要求は、システムのメーン・メモリからのデータを
必要とするプロセツサ（ＣＰＵ（中央処理装置）、また
はＩＯＰ（入／出力プロセツサ））によつて与えられ
る。ストレージ要求には、ストレージ要求が遂行する機
能に従つて分類される幾つかのタイプがある。ストレー
ジ要求は、システム・ストレージを検索しなければなら
ないデータを必要とするインストラクシヨン演算子から
得る要求か、または、キヤツシユ・デイレクトリ、キヤ
ツシユ・データ・アレイ、ストレージ・キー・アレイ、
変換索引バツフア（ＴＬＢ）、または、ストレージに関
係した他のアレイのような関連したストレージ装置の中
にアクセスされなければならない関連情報を必要とする
インストラクシヨン演算子から得る要求である。一般
に、ストレージ要求は、システム・ストレージにあるデ
ータのアドレスと、要求されたストレージへのアクセス
の性質を特定する情報とによつて表示されるが、このス
トレージへのアクセスの性質を特定する情報とは、スト
レージへのアクセス動作が取り出し（fetch）動作によ
るのか、またはストア動作によるのかに関する情報や、
ストレージ・キー・アレイ中の変化とか、またはＴＬＢ
（変換索引バツフア）、キヤツシユ・デイレクトリ、或
はストレージのキー・アレイのような関連したストレー
ジのエントリの無効とかのようなストレージの他のアク
セス情報などである。

【００２６】図１を参照すると、複数個の中央プロセツ
サ（ＣＰＵ１乃至Ｎ）に対して与えられたストレージ階
層が示されている。任意のプロセツサからのストレージ
要求は、要求されたデータを得るために、先ず、関連す
るＣＰＵだけしかアクセスすることのできない速度の最
も速いデータ源に対してアクセスを試みる。若し、要求
されたデータがストレージ階層の第１のレベル、即ちＬ
１レベルのキヤツシユ・メモリ中で入手できなければ、
Ｌ１レベルのキヤツシユ・ミス（必要なキヤツシユがな
いこと）の信号は、その要求が、あたかも第２のレベ
ル、即ちＬ２レベルのキヤツシユ・デイレクトリに送ら
れたかのようにそのストレージ要求を表示する。図示の
実施例において、Ｌ２レベルのキヤツシユは、ストア・
イン・タイプのキヤツシユ・メモリである。

【００２７】そして、若し、Ｌ２レベルのキヤツシユ・
メモリ中に所望のデータがなければ、Ｌ２レベルのキヤ
ツシユ・ミスの信号は、その要求が、あたかもシステム
のメーン・メモリ（Ｌ３レベル）に送られたかのように
要求を表示する。ストレージ階層のストレージ・レベル
が大きく（低く）なると、ストレージの容量は大きくな
り、そして、要求されたデータにアクセスするためにス
トレージ要求が階層中の低いレベルに行く必要があれ
ば、アクセス時間は増加する。

【００２８】Ｌ２及びＬ３レベルのデータ・ストレージ
は、Ｌ２及びＬ３レベルのストレージ・エンテイテイの
各々において、同時に４個のアクセス要求を、４個まで
の通路に重複させるために、インターリーブされた４個
のデータ・アレイに夫々分割されている。

【００２９】図１に示したシステムの夫々のプロセツサ
は、異なつたストレージ階層を通して動作する。図１の
階層において、Ｌ２レベル及びそれらの階層の低位のレ
ベルの部分は、すべてのＣＰＵに対して共通であるけれ
ども、これらのＣＰＵは異なつたＬ１レベルのキヤツシ
ユ・メモリを持つているので、これらのストレージ階層
は異なつている。

【００３０】然しながら、システム中のＩ／Ｏプロセツ
サ（ＩＯＰ）は、ＣＰＵのような高速度キヤツシユ・メ
モリを持つ必要はなく、Ｉ／Ｏストレージ階層中の最も
速度の速いストレージ・レベルは、Ｌ３レベルのメーン
・メモリである。図１において、Ｉ／Ｏストレージ要求
は、ＩＯＰによりＬ３レベルのシステムのメーン・スト
レージに差し向けられることによつて、ＣＰＵ要求とは
異なつて取り扱われる。それにも拘らず、各Ｉ／Ｏ要求
は、Ｌ２レベルのデータがＬ３レベルにおいてアクセス
されるＩ／ＯデータのＣＰＵの更新バージヨンを含んで
いるか否かを決めるために、Ｌ２レベルのストア・イン
・タイプのキヤツシユにおいてチエツクされなければな
らない。若し、更新バージヨンが見い出されたならば、
Ｌ２レベルのデータ・ユニツトは、Ｌ３レベルへのキヤ
スト・アウト（cast out）のデータ通路を用いてＩ／Ｏ
装置に送られる。

【００３１】例えばストレージ・キー・アレイ、または
ＴＬＢ（変換索引バツフア）、またはシステム・ストレ
ージの制御に関連した他のタイプのストレージ装置中に
ストアされたデータのような、Ｌ２レベルのキヤツシ
ユ、またはＬ３レベルのメーン・ストレージ以外の場所
にある特別のタイプのデータをアクセスするために特別
のストレージ要求が与えられている。このような特別の
ストレージ要求は、このような要求を処理する回路で識
別できるようなフオームを持つている。これらの特別の
要求のフオーム（ストレージ・コマンド中で与えられ
る）は、これらの特別の要求がシステム・メモリ中のデ
ータから取り出されるのか、またはシステム・メモリに
ストアされるのか、あるいは、Ｌ２レベル、またはＬ３
レベル中にストアされたデータの制御に影響する他のス
トレージ・リソース中のデータを取り出し、またはその
リソースにストアするのかの何れかを表示する制御ビツ
トを含んでいる。

【００３２】図示の実施例においては、システムのスト
レージ階層中のＬ２及びＬ３レベルと関連したストレー
ジ要求を取り扱つており、システム中の夫々のＣＰＵに
ついて取り扱われるＬ１レベルのストレージ要求は取り
扱わない。従つて、図示の実施例は、ＣＰＵのキヤツシ
ユ・メモリ、またはインストラクシヨンのキヤツシユ・
メモリの中に、要求されたデータを見い出すことのでき
ないＣＰＵからのストレージ要求を取り扱い、それに加
えて、Ｉ／Ｏ装置からのストレージ要求も取り扱う。

【００３３】ＣＰＵによるＬ２レベルのキヤツシユ・ミ
スの結果としてＬ３レベルのストレージからデータが得
られた時、データは、要求ＣＰＵと、Ｌ１レベルのキヤ
ツシユと、ストアされるＬ２レベルのキヤツシユ・デー
タ・アレイとに対して並列に同時に送られるので、その
データは、そのデータに対して後続するすべてのストレ
ージ要求に利用可能である。Ｌ３レベルのデータをＬ２
レベルのキヤツシユ中に入れるためには、Ｌ３レベルの
データを受け取るために割り当てられたＬ２レベルのキ
ヤツシユのロケーシヨン中にあり、前にストアされたデ
ータに重ね書きする必要がある（従つて、前のデータの
キヤスト・アウトが必要である）。

【００３４】図示の実施例のＬ２レベルのキヤツシユ・
メモリは「ストア・イン」タイプのキヤツシユである。
Ｌ２レベルのストア・イン・タイプのキヤツシユは、Ｌ
３レベルのメーン・ストレージ中の更新されたデータを
コピーすることなく、ストア・イン・キヤツシユ中に含
まれている任意のデータ・ユニツト内に新しいデータを
ストアさせることができる。従つて、Ｌ２レベルのキヤ
ツシユは、システム中の更新データだけを含んでいる。
従つて、他のデータにＬ２レベルのメモリのロケーシヨ
ンの再割り当てによつて更新されたデータが新しいデー
タで重ね書きされ、更新されたデータがＬ２レベルで喪
失される前に、Ｌ２レベルの更新されたデータをキヤス
ト・アウトし、Ｌ３レベルの中に更新されたデータをス
トアすることは必要不可欠である。再割り当てされたロ
ケーシヨン中の更新されたデータのために、キヤスト・
アウト処理が与えられ、これにより、上述の問題を回避
する。

【００３５】Ｌ２レベルのキヤスト・アウト（ＣＯ）処
理は、Ｌ２レベルのデイレクトリ・エントリが、最初に
Ｌ２レベルに書き込まれて以来、各エントリが変更され
たか否かについての表示がＬ２レベルの各デイレクトリ
・エントリに維持されていることを必要とする。この表
示は、関連したデイレクトリ・エントリが変更されたか
否かを表示するためのＬ２レベルのキヤツシユ・デイレ
クトリ中の夫々のエントリに、各変更ビツトが対応して
いるＬ２レベルのデイレクトリと関連した変更ビツト・
アレイ中に維持されている。

【００３６】Ｌ２及びＬ３レベルのメモリは夫々インタ
ーリーブされている。各メモリは、要求されたデータ・
ユニツト（データ単位）のアドレス中の予め決められた
ロケーシヨンにある一組のビツトの値、通常はデータ・
ユニツトのアドレスの最も低位の部分のビツト値のよう
な、ストアされるデータ・ユニツトのアドレス特性に従
つてデータをストアする物理的に同じ長さの部分（イン
ターリーブと呼ばれる）に分割されている。例えば、２
通路のインターリーブは、要求されたデータ・ユニツト
が奇数アドレスを持つているか、または偶数アドレスを
持つているか（データ・ユニツトのアドレスの最低位ビ
ツトの値によつて決められる）に従つて決定され、ま
た、４通路のインターリーブはデータ・ユニツトのアド
レス中の最低位の２つのビツトの値によつて決められ、
以下同様にして、他の通路数とアドレスの関係が決めら
れる。この場合、要求されたデータ・ユニツトを含むメ
モリの、アドレスされたインターリーブ・セクシヨンだ
けがアクセスされなければならない。このことは、同時
に他のストレージ要求をアクセスする場合に、他のイン
ターリーブ・セクシヨンが独立して動作することを可能
とする。

【００３７】Ｌ２レベルのデイレクトリの各エントリ
は、Ｌ２レベルのデータ・アレイ中のデータ・ユニツト
を表示する。Ｌ２レベルのデータ・アレイ中のデータの
単位（ユニツト）のサイズは、システムの取り扱いを容
易にするために予め決められており、実施例において
は、例えば２５６バイトのデータ・ユニツト（ＤＵ）で
ある。また、このＤＵのサイズは、この実施例ではＬ３
レベルのシステムのメーン・ストレージ中で使用される
ＤＵである。

【００３８】従つて、Ｌ２レベルのキヤツシユは４通路
のインターリーブされたキヤツシユとして構成されてい
るので、キヤツシユ中のその４つのセクシヨンは、４つ
の異なつたストレージ要求により同時にアクセスするこ
とができる。Ｌ２レベルのキヤツシユ中にアクセスされ
るＤＵのアドレスの低位の２つのビツトは、４つのイン
ターリーブされたアレイの内のどのアレイが特定の要求
に対して選択されるのかを決定するために用いられる。

【００３９】この実施例において、Ｌ１レベルのＣＰＵ
のキヤツシユのデータ・ユニツトの大きさは、１２８バ
イトだから、Ｌ２レベルのＤＵはＬ１レベルのキヤツシ
ユのサイズの２つのデータ・ユニツトを持つている。Ｌ
２レベルにおけるＬ１レベルのストア動作は、Ｌ１のデ
ータ・ユニツトのアドレス中の低位のビツトの状態によ
つて選択されるＬ２レベルのＤＵの半分の１２８バイト
の２つのワードの内の一方のワード分を重ね書きする。

【００４０】従つて、Ｌ２レベルのキヤツシユ・デイレ
クトリ中の各エントリは、Ｌ２レベルの４つのインター
リーブされたデータ・アレイ（ＩＴＲＬＶ１乃至ＩＴＲ
ＬＶ４）の２５６バイトのデータ・ユニツトの関連した
データ・ユニツトの１つのデータ・ユニツトを表わす。
同様に、変更表示アレイ中の各変更ビツトは、Ｌ２の夫
々のＤＵにより関連付けられ、そして、変更ビツトがオ
ンにセツトされた時に夫々のデータ・ユニツトが変更さ
れたことを表わす。また、同じサイズ（２５６バイトの
データ・ユニツト）の複数のＤＵが、Ｌ２レベルの４つ
のインターリーブされたデータ・アレイ（ＩＴＲＬＶ１
乃至ＩＴＲＬＶ４）で構成されたＬ２のメーン・ストレ
ージ中で使用され、各メーン・ストレージは、Ｌ２のイ
ンターリーブされた各データ・アレイの記憶容量よりも
遥かに大きな記憶容量を持つている。

【００４１】Ｉ／Ｏシステムは、１バイト以下の大きさ
のデータ・ユニツトをＬ３レベルから転送し、またはＬ
３レベルへ転送することができる。Ｉ／Ｏ装置のチヤン
ネルからのストレージ要求は、取り出し動作及びストア
動作の両方に対してＬ３のシステムのメーン・ストレー
ジに差し向けられるけれども、Ｉ／Ｏのバイト単位のア
ドレスがＬ２のＤＵ中にも含まれているか否かを決める
ために、Ｌ３のＩ／０からの各取り出し動作、またはＬ
３のＩ／Ｏへの各ストア動作に対してＬ２のデイレクト
リを検査することが必要である。若し、Ｉ／Ｏのバイト
のアドレスがＬ２のキヤツシユのＤＵ中に含まれている
ならば、Ｌ２のＤＵの変更ビツトの状態は、そのデータ
・ユニツトがＬ２レベルにおいて変更されたか否かを決
めるために検査されなければならない。若し、その変更
ビツトがオンにセツトされているならば、それは、Ｌ２
のＩ／Ｏの、アドレスされたバイト中のＤＵが変更され
たことを表示する。Ｌ３の対応するＤＵは更新されてい
ないから（Ｌ２レベルがストア・イン・タイプのキヤツ
シユなので）、Ｌ２の更新されるＤＵは、システムのデ
ータの一貫性を維持するために、Ｉ／０のバイトがＬ３
のＤＵから取り出され、またはＬ３のＤＵにストアされ
る前に、Ｌ３レベルにキヤスト・アウトされなければな
らない。

【００４２】しかし、若し、Ｉ／０要求のアドレスがＬ
２のデイレクトリ中に見い出されなければ、Ｌ２のキヤ
ツシユ動作は必要がなく、Ｉ／０バイトのアクセスはＬ
３レベルにおいて行なわれる。

【００４３】コンピユータ・システムが複数のＣＰＵを
持つている複数プロセツサ・システム（ＭＰ）のアーキ
テクチヤは、システム中のデータの一貫性を維持するた
めに、システム・ストレージの中のデータを変更するこ
とや、或は、メモリ・ロケーシヨン中で変更処理中のす
べてのデータを使用することを、通常は、一時に１つの
ＣＰＵにしか行なわせない。然しながら、通常、そのよ
うなアーキテクチヤにおいて、データを変更する処理を
していなければ、任意のＣＰＵがシステム・メモリから
データを同時に取り出して使用することができる。従つ
て、各ＣＰＵがプライベート・キヤツシユ（Ｌ１レベ
ル）を持つており、１台のＣＰＵがＬ１レベルにあるデ
ータ・ユニツト中にストアする時には、そのＣＰＵは、
システム・メモリ中のデータ・ユニツトについて排他的
な制御を先ず獲得しなければならない。この排他的な制
御は、システム中の他のプロセツサのプライベート・キ
ヤツシユ・メモリを質問することによつてか、或は、Ｃ
ＰＵの識別子フイールドを質問することによつてかの何
れかにより行なわれ、この場合のＣＰＵ識別子フイール
ドは、Ｌ１レベルのキヤツシユがＬ２レベルのある同じ
ＤＵのアドレスからのデータをコピーしているか否かを
決めるために、Ｌ２レベル中の、アドレスされたＤＵの
エントリと関連されている。若し、Ｌ１レベルの他のキ
ヤツシユのデータ・ユニツトが、Ｌ２レベルの同じＤＵ
と同じデータ・ユニツトを持つていることが見い出され
たならば、Ｌ１のデイレクトリのエントリは無効にされ
る。その結果、ストア要求を行なつたＣＰＵ、またはＩ
ＯＰだけが、現在有効なストレージ装置中のデータ・ユ
ニツトについて排他的な制御を持つ。

【００４４】各ストレージ要求は、処理について幾つか
のタイプ（ストレージ要求の取り扱い）を必要とする。
ストレージ要求の取り扱いは、ただ１つの処理ステツプ
を含んでもよいし、または、データの階層中のデータの
ロケーシヨンに依存して複数個の処理ステツプを含んで
もよい。例えば、プロセツサのストレージ要求は、Ｌ１
のキヤツシユ・ヒツト（必要とするキヤツシユがあるこ
と）の要求、またはＬ１のキヤツシユ・ミス（必要とす
るキヤツシユがないこと）の要求の何れかにストレージ
要求のフオームを変更するためのＬ１のキヤツシユ・デ
イレクトリのサーチを必要とする。Ｌ１レベルのキヤツ
シユ・ヒツト要求は、関連するＬ１レベルのキヤツシユ
のデータ・アレイ中の要求データにアクセスする単一の
処理ステツプを発生し、この処理ステツプは単一のマシ
ン・サイクルで行なわれる。Ｌ１のキヤツシユ・ミス要
求は、下記の複数のステツプを発生する。即ち、

【００４５】（１） ストレージ階層中で次に低位のレ
ベルのストレージ（このストレージは、Ｌ２レベルのキ
ヤツシユか、または、Ｌ２レベルにキヤツシユがなけれ
ば、Ｌ３レベルのシステムのメーン・メモリである）を
アドレスするステツプと、（２） 次に低位のレベルの
ストレージからデータを取り出す（fetch）ステツプ
と、（３） 低位のレベルの取り出し動作を行なうため
のキヤツシユ・ミス要求を発生するＬ１レベルのキヤツ
シユ・デイレクトリを更新するステツプとである。

【００４６】１つ、またはそれ以上のシステム・リソー
スが、ストレージ要求の処理に用いられる。例えば、Ｌ
３のメーン・メモリは、Ｌ２のキヤツシユ・ミス要求を
取り出すために必要なシステム・リソースである。他の
システム・リソースとしては、メーン・メモリから取り
出されたデータを受け取るのに必要なＬ２レベルのキヤ
ツシユ・アレイと、Ｌ１レベルのキヤツシユ・デイレク
トリ・ミスに応答して、取り出されたデータのメモリ・
アドレスで更新されなければならないＬ２レベルのキヤ
ツシユ・デイレクトリとがある。Ｌ２レベルのキヤツシ
ユのデータ・アレイ中でインターリーブされた４つのイ
ンターリーブ・セクシヨンの各々は、Ｌ２のキヤツシユ
がインターリーブされた時、夫々のストレージ・リソー
スとして取り扱うことができる。そして、Ｌ３レベルの
メーン・ストレージ中でインターリーブされた４つのセ
クシヨンの各々は、Ｌ３レベルのメーン・ストレージが
インターリーブされた時、夫々のストレージ・リソース
として取り扱うことができる。また、変更ビツトのアレ
イは、ストレージ・キー・アレイや、各プロセツサのＴ
ＬＢなどと同じように、システム・リソースである。

【００４７】従来の技術と比較した場合、本発明の重要
な特徴は、システムのストレージ・リソースを取り扱う
方法が異なつていることにある。従来の技術において
は、１つの要求が最後の処理ステツプを必要とするま
で、要求は、最初の処理ステツプからリソースに結合し
ている。その結果、ストレージ要求によつて必要とされ
る複数個の処理ステツプの内の各々のステツプの間で、
そのリソースが処理動作を行なつていない時でも、その
リソースは、他のすべてのストレージ要求のためには利
用することができない。例えば、従来の技術において、
キヤツシユ・デイレクトリ（リソース）は、その最初の
処理ステツプ（キヤツシユ・ミスを生じるようなストレ
ージ要求のサーチの処理ステツプ）を行なう時間から、
その第２の処理ステツプ（そのキヤツシユ・ミスについ
て、取り出されるデータのアドレスをデイレクトリの中
に書き込むステツプ）の時間まで拘束されるが、これら
２つの処理ステツプの間においては多数のマシン・サイ
クルが使用され、しかも、他のすべてのストレージ要求
は、リソースであるこのデイレクトリを利用することが
できない。本発明は、リソースを使用するストレージ要
求が開始した後、そのリソースの使用が終了する前に、
そのリソースについて他のステツプの処理を必要とする
ようなストレージ要求が、必要とする処理ステツプの間
で、ストレージ・リソースが他の要求のための１つ、ま
たはそれ以上の処理ステツプを処理するのを使用可能に
する。

【００４８】多数のＣＰＵは、Ｌ１レベルのキヤツシユ
において時間的に重複したストレージ要求ミスを持ち、
そして、ＩＯＰ要求と共にＬ２レベルのメモリを同時に
アクセスすることがあり得るので、或る要求が他の要求
を不当に遅らせることなく要求の転送を行なわせるよう
な態様で、Ｌ２レベルにおける複数のアクセスによる混
雑を制御するための「交通整理の巡査のような」機能が
必要とされる。このような混雑は、Ｌ２レベルの１つの
デイレクトリ、インターリーブされた４つのキヤツシユ
・データ・アレイ、Ｌ２のデイレクトリにエントリを割
り当てるためのＬＲＵ制御、Ｌ２のキヤスト・アウト制
御などのような限られた数のリソースが、Ｌ２レベルの
ストレージ要求を処理しなければならないから、上述の
ような複数のアクセスによる混雑は、複数のストレージ
要求の処理の間で競合する可能性を含んでいる。本発明
の実施例は、上述の「交通整理の巡査のような」機能を
持つている。

【００４９】これらのリソースの内のあるものは、要求
に対してサーチするための処理ステツプを持つＬ２レベ
ルのデイレクトリの処理ステツプとか、割り当てられた
ＬＲＵのエントリを有する処理ステツプのような１つ、
またはそれ以上のタイプの処理ステツプを遂行する。Ｌ
２の４つのキヤツシユのデータ・アレイの各々は、ＤＵ
（データ単位、即ちデータ・ユニツト）中にデータをス
トアする処理ステツプ、または、ＤＵからデータをキヤ
スト・アウトする処理ステツプを行なうことができる。
然しながら、Ｌ２レベルのすべてのデータ・アレイ、ま
たはＬ２レベルのデイレクトリは、これらのステツプを
一度に一回しか遂行することができない。これらのリソ
ースは「複数ステツプ・リソース」と呼ばれる。

【００５０】従来の技術は、複数ステツプ・リソースの
使用を請求する要求を許容しているが、そのような要求
が、使用している複数ステツプ・リソースを解放するま
で、請求した要求のために行なう処理ステツプが行なわ
れていない時でも、その複数ステツプ・リソースは他の
要求により使用することができない。従つて、従来技術
の下では、請求した要求のために行なう複数ステツプ・
リソースの処理ステツプの間で、複数ステツプ・リソー
スは使用することができず、複数ステツプ・リソース
が、請求した要求のためのすべての処理ステツプを完了
した後にだけ、その複数ステツプ・リソースは次の要求
に対して利用可能になる。

【００５１】本発明は、要求がリソースを解放する時ま
で、要求に対してリソースを拘束するようなことはしな
い。上述のことは対照的に、本発明は、リソースの処理
ステツプの終了の時点でリソースを自動的に解放するこ
とによつて、たつた１つの処理ステツプだけしか、要求
に対してリソースを拘束しない。これは、リソースの処
理ステツプが完了した時にリソースを自動的に解放する
ただ１つの処理ステツプの拘束によつて、１処理ステツ
プだけの間、リソースを遅延する。次に、そのリソース
は、リソースが行なうことのできるすべての処理ステツ
プを必要とする他の任意の要求に対して、直ちに利用可
能となる。従つて、本発明は、順序の異なつた要求に対
するリソースの処理ステツプを任意の順序で継続して遂
行させることができる。

【００５２】その結果、本発明は、他の要求によつて、
複数ステツプ・リソースを使用する一連の処理ステツプ
が完了される前に、複数ステツプ・リソースを任意の要
求によつて使用するのを可能にする。複数ステツプ・リ
ソースの処理ステツプが他の要求によつて使用されてい
なければ、非同期的な順序で複数ステツプ・リソースを
必要とする要求に対して、複数ステツプ・リソースによ
り遂行される処理ステツプの順序とは無関係に複数ステ
ツプ・リソースを使用するために介入することができ
る。

【００５３】従つて、従来の技術において行なわれてい
た方法とは異なつて、本発明はストレージ要求によつて
必要とされるストレージ・リソースの複数個の処理ステ
ツプの間でストレージ・リソースを拘束しない。従来の
装置は、リソースに対して「要求ベース」の拘束をする
こと、つまり、ストレージ要求によつてストレージ・リ
ソースを拘束する（即ち、１つの要求がたつた１つのス
テツプしか含んでいないとか、複数個のステツプを含ん
でいるとかには関係がない）。然しながら、本発明は、
ストレージ・リソースに対して「単一の処理ステツプ・
ベース」の拘束をすること、つまり、１処理ステツプの
間だけストレージ・リソースを拘束する（要求がたつた
１つのステツプしか含んでいないとか、複数個のステツ
プを含んでいるかとは関係がない）。

【００５４】上述の「複数ステツプ・リソースの処理ス
テツプをストレージ要求から独立させる」と言う概念
は、ストレージ要求を処理するリソースによつて行なわ
れる個々の処理ステツプを独立して使用することを可能
にしている。本発明の下において、各複数ステツプ・リ
ソースの処理ステツプは、ストレージ要求の複数ステツ
プ・リソースによつて遂行される「要求を処理する単
位」であると考えることができる。本発明は、各処理ス
テツプが独立して別個に開始し、そして、独立して別個
に終了することができるように、複数ステツプ・リソー
ス（１つ以上の処理ステツプを遂行するもの）を使用し
て、夫々の処理ステツプを独立させることで得ることの
できる利点を持つている。このことによつて、複数ステ
ツプ・リソースが待機状態の間にある時に、リソースの
任意の処理ステツプを、任意のストレージ要求によつ
て、使用することが可能となる。

【００５５】複数ステツプ・リソースが要求によつて使
用される毎に、複数ステツプ・リソースの使用に必要な
処理ステツプの全体の順序の間で、複数ステツプ・リソ
ースがインターロツクされるように、複数ステツプ・リ
ソースを複数ステツプ・リソースによつて遂行される処
理ステツプの順序に結び付ける従来の技術と比較して、
本発明は全く異なつた技術を含んでいる。つまり、従来
の技術は、１つの要求がそのリソースの使用を完了する
まで、その要求がそのリソースを拘束するということで
ある。要求とリソースとをインターロツクした従来の技
術は、リソースが処理ステツプを遂行していない時で
も、そのリソースによつて遂行される異なつた処理ステ
ツプの動作の間においては、他の要求のためのすべての
処理動作を起すことができないことを生じる。

【００５６】例えば、従来の技術において、ストレージ
要求がキヤツシユ・デイレクトリに無かつた時、取り出
し要求について下記の一連のステツプが完了されるま
で、キヤツシユ・デイレクトリ及びキヤツシユ・データ
・アレイ（２つのリソース）は、その要求に拘束される
（つまり、他のストレージ要求は、これら２つのリソー
スを利用することはできない）。上述の一連のステツプ
とは、キヤツシユのサーチが行われるステツプ、キヤツ
シユ・ミス信号が発生されるステツプ、キヤツシユ・ミ
ス信号に対してデータがＭＳ（メーン・ストレージ）中
から取り出されるステツプ、データがキヤツシユのデー
タ・アレイ中に書き込まれるステツプ、そして、ＭＳの
データのアドレスがキヤツシユ・デイレクトリ中に書き
込まれるステツプである。これらのステツプの各処理動
作は、非常に短いマシン・サイクル時間で行なわれる
が、これらのステツプの幾つかのステツプの間の待ち時
間は、上述の各動作の動作時間よりも遥かに長い時間を
必要とする。この長い時間とは、デイレクトリの中で要
求が無いことを検知した時から、キヤツシユ・データ・
アレイにデータが書き込まれる時間との間において、デ
イレクトリ及びデータ・アレイが、ＭＳからデータを取
り出し、そしてＭＳにデータを戻すための待ち時間であ
つて、これは、他の要求によつてそのリソースが使用で
きない時間である。

【００５７】本発明は、ストレージ要求の処理の完了の
前に、ストレージ・リソースを事前に拘束することを除
去する。本発明においては、リソースによつて行なわれ
る各処理ステツプの動作を夫々別個に独立して行なわせ
る。本発明は、各処理ステツプの終了の時点でストレー
ジ・リソースを自動的に解放することにより、ストレー
ジ・リソースの処理ステツプを独立させ、これにより、
リソースを必要とするすべての要求に対してリソースを
割り当てることができ、そして、リソースが遂行するこ
とのできるすべての処理ステツプを、現在の処理ステツ
プの前、または後において、リソースを使用する他の要
求に対して関係を持たせる必要がない。

【００５８】本発明のストレージ要求の処理システムは
以下の特徴を持つている。即ち、それらの特徴とは、
（１） 前に受け取つた未完成の状態のストレージ要求
があるのを心配することなくストレージ要求を継続して
受け取ることができることと、（２） 処理を開始、ま
たは継続するために、処理を待つている未完成のストレ
ージ要求を保持するための待機用の通路を持つているこ
とと、（３） 複数のストレージ要求を同時に処理でき
ることと、（４） 処理されるストレージ要求を非同期
的に完成することができることとである。

【００５９】実施例の詳細な説明 図２は本発明の実施例のストレージ要求の処理回路を示
す図である。このストレージ要求処理回路はコンピユー
タ・システム中のすべての中央処理装置（ＣＰＵ）及び
Ｉ／Ｏプロセツサ（ＩＯＰ）から受け取るストレージ要
求を処理し、そして、この回路は、システムのＬ２レベ
ルのストレージ要求を処理するための回路を持つてい
る。この処理回路は、Ｌ２レベルのキヤツシユの共通の
ストレージ・バツフア及びシステムのメーン・ストレー
ジ（ＭＳ）の両方の中のデータにアクセスするためのす
べてのストレージ要求を処理するばかりでなく、アクセ
スを伴わないタイプのストレージ要求も処理する。アク
セスを伴うタイプのストレージ要求は、ＣＰＵからイン
ストラクシヨンを取り出すコマンド、データを取り出す
コマンド、ＣＰＵからの１６個までのストア要求、そし
てＩＯＰから合計８個の要求を含んでいる。

【００６０】ストレージ要求は夫々のストレージ要求レ
ジスタ１１（または、入力レジスタ）によつて受け取ら
れる。各要求レジスタはストレージ要求の特定のリソー
ス、特定のＣＰＵ、またはＩＯＰに対して用いられる。
また、各要求レジスタは、要求がパイプラインに転送可
能になる前に、含まれた要求が事前処理を必要（ニー
ド）とするか否かを表示するステータス（状態）フイー
ルドを含む「ニード・レジスタ」を持つている。

【００６１】ニード（必要）の表示を持つていない要求
レジスタ中のすべての要求は、優先権付与回路１３に要
求信号を与えることによつて優先権が与えられる。優先
権付与回路１３は、１つ、またはそれ以上の有効な要求
が要求レジスタ中に存在している場合、ストレージ要求
パイプラインに入れる要求の１つに対して、各マシン・
サイクル毎に優先権を与える。優先権を与えられた要求
はストレージ要求パイプライン１（以下、単にパイプラ
インとも言う）の第１のステージ（段階）レジスタＣ１
に転送される。各要求は、パイプライン・レジスタＣ
１、Ｃ２、Ｃ３及びＣ４の順序でこれらのステージ・レ
ジスタを通して移動され、１マシン・サイクルの時間の
間、これらの各ステージ・レジスタの中に留まつてい
る。要求がパイプラインの終端に到達する前に、要求は
その処理を完了し、若し、要求がパイプライン処理を完
了したならば、要求は、ステージ・レジスタの中で無効
にされる。

【００６２】プロセツサからストレージ要求パイプライ
ンへの入力：図２は本発明の実施例の回路図である。こ
の回路は複数個の要求レジスタ、即ち入力レジスタ、１
１−１乃至１１−Ｎを持つており、各入力レジスタは夫
々のＣＰＵ、またはＩＯＰからのストレージ要求（コマ
ンドの形式で）を受け取ることができる。各レジスタ１
１は、夫々のＣＰＵ、またはＩＯＰに接続されており、
各レジスタ１１はストレージ要求の発生源からのストレ
ージ要求を受け取るために用いられる。

【００６３】入力レジスタ１１に与えられた各要求は、
アドレス・ビツト（Ｌ３レベルにおけるデータ・ユニツ
トのアドレスを表示するビツト）を含んでいる。また、
各要求は、要求によつて遂行される動作（例えば、取り
出し動作、或はストア動作）を表示する動作ビツトと、
取り出し動作が取り出し要求によるものであるか、また
はストア要求によるものであるか否かとか、或は、取り
出し動作が、システム・ストレージにおいて行なわれる
のか、またはストレージ・キー・アレイ等のような特別
のアレイにおいて行なわれるのかといつたような、要求
の性質を表示するタグ（またはフラグ）ビツトとを含ん
でいる。

【００６４】各入力レジスタ１１は、「ニード・レジス
タ」１２が関連されており、「ニード・レジスタ」１２
は、要求を処理する前に満足されねばならない或る種の
条件が存在するか否かといつたような、ストレージ要求
を処理するパイプラインに対して、ストレージ要求が転
送される前に満足されねばならないニード（必要）を、
関連したレジスタ１１中のストレージ要求が持つている
か否かの表示を含んでいる。各ニード・レジスタ１２
は、「ノーニード（不必要）」状態ビツトにより、ある
いは、ゼロのような予め決められたビツトで、ノーニー
ド・レジスタにすることによつて、「ノーニード」状態
か、または「ニード」状態かの何れかを表示する。入力
レジスタ中の要求について「ノーニード」状態が存在す
る時にだけ、その要求はパイプラインに入ることができ
る。表示された「ニード」状態は、その要求がパイプラ
インに入ることを阻止し、「ニード」の条件が満たされ
るまで、「ニード」状態を持続する。

【００６５】ノーニードの表示を持つ入力レジスタ１１
中の現在の要求（複数の要求を含む）だけが、パイプラ
イン１に入るために競合することができ、パイプライン
を必要とする１つ、またはそれ以上のレジスタ１１中に
「ノーニード」の表示を持つ要求がある限り、競合した
要求の内の１つの要求が、処理用のパイプラインに入る
ために、各マシン・サイクルで優先権が与えられ、そし
て、要求の処理を開始する。従つて、パイプラインは、
レジスタ１１がノーニードの表示を持つ要求を含んでい
る限り、レジスタ１１から各マシン・サイクル毎に要求
を受け取る。レジスタの内容は、要求の処理が完了さ
れ、処理完了の信号が要求装置に戻されるまで、有効に
維持される。

【００６６】ストレージ要求パイプラインの構造：図２
において、ストレージ要求パイプラインは、シフトレジ
スタの態様で接続されているステージ・レジスタＣ１、
Ｃ２、Ｃ３及びＣ４で構成されていることが示されてお
り、この回路において、ストレージ要求は、ステージ・
レジスタＣ１から開始しＣ４で終る順番で１つのステー
ジ・レジスタから次のステージ・レジスタに並列でシフ
トされ、そして、各ステージ・レジスタは、１サイクル
の間だけストレージ要求を維持する。レジスタＣ１は、
優先権付与回路１３によつて優先権を与えられたレジス
タ１１からの各要求を受け取つて、ストレージ要求パイ
プライン内の第１の段階を与える。シフトレジスタの態
様で、各パイプライン・ステージ・レジスタは、パイプ
ライン中の前のステージ・レジスタ中の要求を受け取
り、そして、その要求を１マシン・サイクルの間だけ保
持し、次の処理サイクルのために、パイプライン中の次
のステージ・レジスタにその要求を転送する。

【００６７】ストレージ要求の処理はステージ・レジス
タＣ１乃至Ｃ４中では行なわれない。各ステージ・レジ
スタは、ステージ・レジスタに関連した１つ、またはそ
れ以上のリソースを持つており、要求が夫々のステージ
・レジスタに保持されている１マシン・サイクルの間
で、関連した１つのリソースが処理ステツプを遂行す
る。

【００６８】従つて、パイプラインの各ステージ・レジ
スタが要求を受け取つた時、そのレジスタは関連したリ
ソースにおいて要求の処理ステツプを開始する。リソー
スの選択の処理ステツプ及びリソース中で開始される処
理ステツプは、本明細書で「モード」ビツトと称されて
いる、ストレージ要求によつて担持されたステータス・
ビツトによつて決定される。

【００６９】若し、必要なリソースがパイプラインのサ
イクルの初めで使用可能（動作中でない）ならば、パイ
プラインのステージ・レジスタ中の要求は、パイプライ
ンの段階のサイクルの間で行なわれる処理ステツプを獲
得する。若し、必要なリソースが使用可能でなければ、
その要求は、ストレージ要求パイプライン１から、選択
された待機用通路２、３の中に送られ、その要求が必要
とするリソースから、次の処理ステツプを獲得してその
要求がパイプラインを通る他の通路を通ることができる
まで、その要求は待機する。

【００７０】従つて、この回路は１つの要求を転送する
のにパイプライン全体を通して４サイクルを取るから、
若し、必要なリソースがパイプラインの各段階において
利用可能ならば、要求が各パイプラインのステージ・レ
ジスタＣ１、Ｃ２、Ｃ３またはＣ４の中にある時、要求
がパイプラインの処理ステツプを完了するために、１マ
シン・サイクルよりも長い時間かかることはない。

【００７１】待機用通路：パイプラインの段階によリ必
要とされるリソースが、夫々のパイプラインのサイクル
の開始時において、使用不能な場合には、パイプライン
中にある後続するストレージ要求の処理が停止されるの
を避けるために、要求は、パイプラインから、待機用通
路の中に転送される。要求は、必要な長さの時間の間、
待機用通路の中で待機する。

【００７２】待機用通路中の要求が次のパイプラインの
処理動作を続ける準備が整つた時、その要求は、パイプ
ラインに再度入るために待機しているすべてのストレー
ジ要求のパイプラインに入る優先権を決定する上述の優
先権付与制御手段１３から優先権を獲得する。パイプラ
インの処理を制御する準備が整つた待機中の各要求は、
すべてのプロセツサ要求が持つている優先権と競合す
る。この優先権の競合は、関連したニード・レジスタ１
２で表示されている「ノーニード」状態を持つ要求レジ
スタ１１中の要求の間だけの競合である。

【００７３】本発明の実施例においては、２つのタイプ
の待機用通路がある。１方のタイプは、遅延される取り
出し要求が待機する取り出し要求の待機用通路２であ
る。他方のタイプは、遅延されるストア要求が待機する
ストア要求の待機用通路３である。良好な実施例におい
て、４つの取り出し要求の待機用通路と、４つのストア
要求の待機用通路とがあり、１つの取り出し要求の待機
用通路と、１つのストア要求の待機用通路とは、図１に
示したＬ２レベルのデータ・アレイの４つのインターリ
ーブ、ＩＴＲＬＶ１乃至４の各々と関連している。特定
の待機用通路は、要求のアドレス中のインターリーブ選
択特性と、要求が取り出し要求か、またはストア要求の
何れかであることとに従つて、パイプラインの保持要求
のために選択される。

【００７４】各待機用通路は要求を保持するための２つ
のレジスタを含んでいる。取り出し要求の待機用通路は
レジスタ、ＬＦＡＲ１及びＬＦＡＲ２を含んでいる。ス
トア要求の待機用通路はレジスタ、ＬＳＡＲ１及びＬＳ
ＡＲ２を含んでいる。取り出し要求がＬＦＡＲ２レジス
タの中にある時に、その取り出し要求が優先権を獲得す
る。

【００７５】取り出し要求が待機用通路に入つた時、そ
の取り出し要求は、先ず、ＬＦＡＲ１の中に入れられ
る。取り出し要求がＬＦＡＲ１にある間に、その取り出
し要求の優先権は、ＭＳ優先回路１４中のＬ３レベルの
要求の優先権に対して競合する。このＬＦＡＲ１中の要
求の競合は、ストア要求の待機用通路中の要求に対して
の競合と、パイプライン・レジスタＣ４中で完了された
処理ステツプを持つ要求に対しての競合である。Ｌ２レ
ベルにおいてそのデータが変更されたためにＬ２レベル
のエントリ（ＬＲＵ回路によつてその要求に割り当てら
れたエントリ）がキヤスト・アウトされる必要があるか
否かを決めるための処理サイクルを、Ｌ２レベルのライ
ン変更アレイ中で得るために、ＬＳＡＲ１中のストア要
求は、パイプラインに入る優先権について競合する。し
かし、Ｌ２レベルに変更がなければ、Ｌ２レベルはＬ３
レベルのエントリと同じなので、ＬＲＵに割り当てられ
たエントリはキヤスト・アウトされる必要はない。

【００７６】ＬＦＡＲ２及びＬＳＡＲ１中で待機してい
る要求に関連した夫々のモード・レジスタ１７及び１８
中のモード・ビツトは、要求を処理するどちらのステツ
プが、待つている要求をパイプラインに再度入れること
を可能にするＬ３レベルのＭＳ優先回路１４に表示する
状態に達したかを表示するために、待機通路においてセ
ツトされる。

【００７７】特別の要求は、システム・ストレージに対
して、要求により使用されるリソースに含まれた競合を
持たないリソースであつて、パイプラインの各段階にお
いて使用可能なリソースを必要とし、そして、これらの
特別の要求は待機用通路を必要としない。

【００７８】取り出し動作に関して、待ち状態を持たな
いパイプライン動作（非待機パイプライン動作）の例
は、以下の通りである。即ち、パイプライン動作の第１
のサイクルＣ１によつて使用されるリソースは、ステー
ジ・レジスタＣ１中の取り出し要求によつてアクセスさ
れるＬ２レベルのキヤツシユ・デイレクトリである（Ｌ
２レベルのデイレクトリが入手可能であると仮定す
る）。Ｌ２レベルのデイレクトリのヒツトの表示はこの
要求を引き受ける。

【００７９】Ｌ２レベルのデイレクトリの処理のＣ２の
サイクルの間で、この要求は、パイプライン動作の第２
のパイプライン・サイクルの間で、ステージ・レジスタ
Ｃ２中に受け取られる。Ｃ２のサイクルの間で使用され
るリソースは、例外的な状態の表示があるか否かを検査
するＬ２レベルの例外検出ハードウエアを含んでいる
（この例では、例外はないものと仮定する）。

【００８０】Ｃ３のサイクルの間で、要求は、パイプラ
イン動作、即ちパイプライン処理の第３のパイプライン
・サイクルの間でステージ・レジスタＣ３中に受け取ら
れる。Ｃ３のサイクルの間で使用されるリソースは、Ｌ
２レベルのキヤツシユのデータ・アレイのインターリー
ブであり、このインターリーブは、Ｃ２のサイクルの間
で表示されるＬ２レベルのデイレクトリのヒツト表示か
ら得られたＤＵアドレスの２つの最低位ビツトの値を検
出することによつて選択される。アドレスされたＤＵ
は、選択されたキヤツシユのインターリーブのデータ・
アレイから取り出される。

【００８１】Ｃ４のサイクルにおいて、要求は、パイプ
ライン処理の第４パイプライン・サイクルの間で、ステ
ージ・レジスタＣ４中に受け取られる。Ｃ４のサイクル
の間で使用されるリソースは、選択されたＬ２レベルの
データ・アレイから取り出したＤＵを、要求プロセツサ
及びそのプロセツサのＬ１レベルのキヤツシユに転送す
るためのハードウエア、即ちデータ・バスである。これ
で、このパイプライン処理は終了される。

【００８２】殆どの要求は待機用の通路を使用すること
なくストレージ・パイプラインを使用するものと考えら
れる。然しながら、待ちを必要とするストレージ要求は
比較的少ないけれども、若し、そのような待ちを必要と
する要求がストレージ要求はパイプライン１中で待機す
ることを許されるならば、持ちを許されたそのような要
求が、その待機時間の間、すべてのパイプライン要求の
処理を停止するので、待ちを必要とする要求はパイプラ
インの動作を著しく阻害する。

【００８３】待機用通路を有するパイプライン動作：図
４、図５及び図６は、パイプラインの段階のサイクル及
びその待機用通路と関連したリソースの動作を説明する
ための流れ図である。

【００８４】図４において、優先権処理を表わすボツク
ス３１において、ストレージ要求は満たされるべき「ニ
ード」を持つていないこと、つまり、その要求はパイプ
ラインに入れるための優先権を獲得する候補であること
を確認するために、ニード・レジスタ１２の内容がすべ
て０であることを検査する。ボツクス３２は、パイプラ
インのステージ・レジスタＣ１に要求を転送する優先権
付与回路１３によつて候補の要求に優先権を与えること
を示している。

【００８５】ボツクス３３はパイプライン・サイクル
（段階）Ｃ１の間で、Ｌ２レベルのデイレクトリ・リソ
ースによつて遂行される処理ステツプを表わしている。
この処理ステツプは、要求がデイレクトリ中に表示され
ているか否かを見い出すために、デイレクトリをサーチ
し、そして、Ｌ２レベルのデイレクトリの使用を得るこ
とに競合が存在するか否かを決定するテストを行なう。

【００８６】Ｃ１のサイクルが完了された時に、要求
は、パイプラインの第２の処理サイクルの間で、ボツク
ス３４及び３５に示した競合処理動作を行なうことと、
ボツクス３７、４３及びＣ３に示したデイレクトリ・ヒ
ツトの処理動作を行なうこととのために、ステージ・レ
ジスタＣ２に転送される。

【００８７】ボツクス３４において、競合が検出された
か否かが、ボツクス３３におけるＣ１のサイクルのテス
トの間で表示されたか否かが決定される。若し、競合が
表示されたならば、ボツクス３５に進み、パイプライン
から要求を取り出して、入力レジスタの中にその要求を
差し戻し、そして、競合状態の存在を表示するために、
ゼロでない状態に（ニード状態）、関連したニード・レ
ジスタをセツトする。関連した要求がパイプラインに入
るための優先権に対して再度競合する前に、ニード状態
は満足されていなければならない。従つて、この要求
は、パイプラインに再度入力するためには、再び、優先
権付与回路１３を通らねばならない。

【００８８】取り出し要求（取り出し動作か、またはス
トア動作のいずれのための）が優先権を与えられ、そし
て、パイプラインのステージ・レジスタＣ１の中に入れ
られた時、その要求の一部であるＭＳのデータ・アドレ
スを用いて、Ｌ２レベルのキヤツシユ・デイレクトリ中
において、要求に対するサーチが行なわれる。次に、要
求は、次のマシン・サイクルにおいて、要求がパイプラ
イン処理をするのに可能な状態にあるか否かをテストす
る動作を行なうために、次のパイプライン・レジスタＣ
２に通過される。（必要に応じて、できるだけ早い時期
に取り出し動作を開始して、Ｃ２のサイクルの動作とそ
の取り出し動作とを重複させるために、この要求がＣ２
のサイクルにおいてテストされる前に、デイレクトリの
サーチ要求がＣ１において開始される。）

【００８９】若し、要求されたリソースが利用可能でな
いことを、Ｃ２のサイクルのテスト動作が決定したなら
ば、その要求は「排除」され、そして、その要求は、パ
イプラインに入るための優先権を再度求めるために、入
力レジスタにおいて再度初期化される。その要求は、以
前に優先権を与えられたことがあることの表示を与え、
そして、必要とするリソース、または、見い出された競
合を識別するために、その要求に関連した「ニード」レ
ジスタがセツトされる。

【００９０】従つて、若し、ステージ・レジスタＣ２中
の要求がパイプライン処理を行なうためには、可能な状
態ではないことが見い出されたならば、特別の処理を必
要とする例外状態を示す例外信号が出力される。これら
の例外状態の１つの状態は、要求がパイプライン処理に
未だ準備完了されていないことを表示する「ニードのセ
ツト」状態であり、この場合、要求は入力レジスタに差
し戻され、そして、関連した「ニード・フラグ」が関連
した「ニード」レジスタにセツトされる。「ニード」が
後で満足された時、要求は、パイプラインに入るための
優先権に対して再度競合することができる。

【００９１】若し、ボツクス３４において、競合がない
ことが見い出されたならば、ボツクス３７において、Ｃ
１のサイクルのサーチの間で、デイレクトリ・ヒツト表
示、またはデイレクトリ・ミス表示がセツトされたか否
かが決定される。若し、デイレクトリ・ヒツト表示が表
示されたならば、ボツクス３８に進み、選択されたアレ
イの中の要求されたデータを取り出すために、要求の中
のＤＵのアドレスを使用して、Ｌ２レベルのキヤツシユ
のデータ・アレイ（ＩＴＲＬＶ１、２、３、または４）
が選択される。次に、要求は、パイプラインのステージ
・レジスタＣ４に転送されるボツクス３９に進み、要求
が担持しているプロセツサのＩＤビツトに従つて、Ｌ２
レベルから、要求ＣＰＵ、または要求ＩＯＰにデータを
転送するＬ２レベルのデータ・バスを選択する。

【００９２】然しながら、ボツクス３７において、Ｌ２
レベルのキヤツシユ・ミス表示が検出されたならば、Ｌ
２レベルのキヤツシユ・ミス表示は、要求されたデータ
がＬ２のキヤツシユにおいてアクセス不能であること
と、Ｌ３のシステムのメーン・ストレージからデータを
得るために、複数サイクルが必要であることとを表示す
る。次に、要求はパイプラインのステージ・レジスタＣ
３の中に転送され、ボツクス４３において、実施例にお
いては、各インターリーブは夫々のＬ３のインターリー
ブに差し向けられた複数個の取り出し要求の待機用通路
の間で選択される夫々の取り出し要求の待機用通路と関
連されているので、そのＭＳのインターリーブの選択を
決定する要求中のアドレス情報（例えば、要求により担
持されているＤＵのアドレスの低位部分）を用いること
によつて、取り出し要求の待機用通路を選択する。

【００９３】取り出し要求はＬ２レベルのエントリを必
要とし、取り出し要求のアドレスのＬ３の表示と関連情
報とを受け取る必要があるので、ボツクス４６におい
て、Ｌ２のデイレクトリ中にスロツトが存在するか否か
を決定するために、パイプラインの段階のＣ３のサイク
ルの間でＬ２のデイレクトリのＬＲＵ回路へのアクセス
を行なう。次にボツクス４７において、Ｌ２のスロツト
が利用可能であるか否かを決定し、若し、Ｌ２のスロツ
トが利用可能ならば、その取り出し要求によつてキヤス
ト・アウトは発生されず、キヤスト・アウトの動作は終
了される。

【００９４】Ｌ２レベルにおいて、若し、スロツトが利
用可能でなければ、ボツクス４７からボツクス４８への
処理には進まない。つまり、スロツトが利用可能でない
場合には、Ｌ２レベルのスロツトのロケーシヨンが有る
か、無いかを見い出し、そして、若しＬ２レベルのスロ
ツトが見い出されなければ、Ｌ２レベルのキヤツシユ・
デイレクトリ中にスロツトを割り当てるためのＬＲＵア
レイ及び回路を有する処理ステツプを用いるＬ２のキヤ
ツシユのスロツトの割り当を行なうボツクス４８の処理
は行なわれないことを意味する。

【００９５】ボツクス４８において、スロツトの割り当
ては、Ｃ４のサイクルのパイプラインの段階動作の間の
処理ステツプによつて行なわれるが、ＬＲＵアレイ及び
回路リソースにより行なわれる上述の処理ステツプは、
取り出し要求のためにＬ２レベルのキヤツシユにスロツ
トを割り当てる。割り当てられたスロツトは、Ｌ２レベ
ルにおいて変化されたデータであつて、かつシステム中
のそのデータのバージヨンだけを含んでいる。この場
合、データは、取り出しデータがスロツト中に置かれる
前に、キヤスト・アウトされなければならない。然しな
がら、データが変更された時にだけ、キヤスト・アウト
が行なわれるので、割り当てられたスロツト中の現在の
すべてのデータが変更されたか否かが未だ決定されてい
ないから、この時点では、すべてのキヤスト・アウトは
将来の問題である。

【００９６】Ｌ２のキヤツシユ・ミスがボツクス３７か
らの出口を取らせない時、キヤツシユ・ミスのアドレス
は、Ｌ３レベルの４つのインターリーブされたデータ・
アレイの内のアドレスされた１つのアレイと、関連した
取り出し要求の待機用通路及びストア要求の待機用通路
とのために、留保を発生する。従つて、この実施例にお
いて、待機用通路の割り当ては、取り出し要求のＬ３レ
ベルのデータ・ユニツト（ＤＵ）のアドレスによつて行
なわれる。これらの待機用通路は、取り出しデータがこ
の実施例のＬ３レベルから返還された時に解放される。
（他の実施例において、待機用通路の割り当ては、待機
用通路の割り当てに、より柔軟性を持たせるために、よ
り複雑な態様で行なわれる。）

【００９７】従つて、良好な実施例において、キヤスト
・アウトのストア要求の待機用通路及びそれに関連した
取り出し要求の待機用通路は、２つの関連した待機用通
路を見い出すためのＬ３レベルの取り出し要求のアドレ
スを用いることによつて常に容易に見い出すことができ
る。

【００９８】また、ボツクス４３において、Ｃ３のサイ
クルの間で、アドレスで選択された取り出し要求の待機
用通路中のＬＦＡＲ１レジスタ中に取り出し要求がロー
ドされる。そして、ボツクス４４において、ＬＦＡＲ１
の中の取り出し要求は、Ｌ３レベルのメモリにアクセス
するための優先サイクルの信号を、図２に示したＬ３レ
ベルの要求レジスタ１６に送る。次に、この流れは図５
に示したボツクス６１に進行する。

【００９９】そして、若し、キヤツシユのスロツトが割
り当てられたならば、ボツクス４９において、キヤスト
・アウトのアドレス（解放された取り出し要求の待機用
通路中のＬＦＡＲ１中にある取り出し要求に割り当てら
れたＬ２のロケーシヨン中に含まれている）がロードさ
れ、これは、Ｃ５と呼ばれる次のサイクルで行なわれ
る。Ｌ３レベルからの取り出しデータが重ね書きをする
ために受け取られることによつて、割り当てられたスロ
ツト中に現在含まれているデータが破壊される前に、キ
ヤスト・アウトは必ず発生しなければならない。

【０１００】（図６において、最終的なキヤスト・アウ
トの決定は、変更ビツト・アレイ・リソースにアクセス
し、そして、割り当てられたＬ２のスロツトのための変
更ビツトのステータスを検査する図６の処理を行なわせ
る。若し、変更ビツトがオンにセツトされていれば、こ
れは、割り当てられたロケーシヨン中の現在のデータが
変更されていることと、Ｌ２レベルのストア・イン・キ
ヤツシユが、最新のバージヨンの単なるコピーしか持つ
ていないことを表示する。この場合、システム中のデー
タの最新のバージヨンを維持するために、取り出しデー
タによつて、最新のデータが破壊される前に、システム
中のデータの最新のバージヨンは、Ｌ３レベル中にキヤ
スト・アウトされねばならない。）

【０１０１】ボツクス４９において、選択されたストア
要求の待機用通路中のＬＳＡＲ１の中に要求をロードし
た後、図６のボツクス８１に進む。

【０１０２】アクセスを持たない特別のストレージ要求
は、夫々単一の処理ステツプのストレージ要求であり、
各要求は待機用通路を用いることなくパイプラインにお
いて処理することができる。この特別のストレージ要求
は、待ち状態に遭遇して、後続するストレージ要求のパ
イプライン処理の停滞を防止するために、待機用の通路
を探すような要求を強制するシステム内のストレージの
データにアクセスしなければならない要求である。

【０１０３】待機用通路の動作：ボツクス３４及びボツ
クス３７において、通常、要求はパイプラインから出な
ければならないか否かの決定がなされる。ボツクス３４
において、競合が見い出された時に入力レジスタに要求
を戻すことによつて、要求をパイプラインから移動させ
る。ボツクス３７において、要求したデータがＬ３のメ
ーン・ストレージから得られる前に、多数の待ちのサイ
クルが必要なので、Ｌ２のキヤツシユ・ミスが表示され
た時、取り出し要求はパイプラインから、取り出し要求
の待機用通路に移動される。そして、取り出し要求のた
めのＬ２のキヤツシユ・スロツトの割り当てのために、
キヤスト・アウトが必要とされる場合、ストア要求の待
機用通路が留保される（この通路は、取り出し要求の待
機用通路として同じＬ２のインターリーブ・データ・ア
レイに関連される）。

【０１０４】待機用通路中にある要求の処理は長い待機
時間の中に散布されているが、待機用通路中の要求の処
理は継続される。待機用通路中に保持されている要求の
処理は、待機時間の経過後、パイプラインの段階によつ
て制御されるリソースを必要とし、この場合、パイプラ
インで制御されるリソースは、リソースにアクセスする
ためにパイプラインを通して要求を再循環することによ
つてアクセスされる。要求はパイプラインを通つて、２
回、或はそれ以上の回数を再循環されるけれども、要求
はその待機用通路を解放しない。

【０１０５】従つて、待機用通路中の要求は、要求の処
理が開始されているけれども、要求が待機用通路を離れ
る前に、他の処理を必要とする要求であるか、または、
要求の処理が一時的に停止されている要求か、または、
要求の処理が完了されてしまつて、要求が次の処理ステ
ツプに移動される前に、要求が優先権の待ち行列の中に
戻されるのを単に待つているだけの要求かの何れかの要
求である。

【０１０６】特に、待機用通路中の要求は、仕事を「や
り直す」必要はないが、しかし、その要求は既に処理が
開始されていること、そしてその要求は次のステツプに
行く機会を待つているだけであることには注意を払う必
要がある。要求のやり直しは、ボツクス３４において、
競合があることが見い出された時だけに行なわれるが、
要求は待機用通路には入れられず、その要求は、そのパ
イプライン処理を最初からのやり直しを開始するため
に、パイプラインから入力レジスタに移動される。従つ
て、待機用通路に送られたストレージ要求は再試行され
ず、要求の処理が単に続けられるだけである。

【０１０７】「モード」ビツトは待機用通路において要
求と関連付けられている。モード・ビツトは、要求がパ
イプラインに再度入れられた時、次に必要な処理ステツ
プを表示するために、待機用通路のモード・レジスタ１
７、または１８の中に置かれている。

【０１０８】モード・ビツトは待機用通路においてセツ
トされ、そして、次に必要とされる処理ステツプを表示
するために、要求によつて使用される。モード・ビツト
がパイプラインに再度入れられた時に、それらのビツト
は、要求によつて担持され、そして、モード・ビツト
は、パイプラインの段階が要求のための処理ステツプを
遂行する段階かということと、どの処理ステツプがパイ
プラインの段階で遂行されるか否かということとを、パ
イプラインの各段階に対して表示する（要求がその段階
に到達した時）。

【０１０９】待機用通路中の要求がパイプライン中に再
度入れることを求めた時、その要求は、他のすべての要
求に対して完全に非同期的な態様で、パイプラインに入
る優先権を争う。待機用通路中の要求に対して、より高
い優先権を与えることはできるけれども、このことは必
ずしも必要ではない。

【０１１０】取り出し要求の待機用通路の処理：図５は
取り出し要求の待機用通路中で行なわれる処理ステツプ
を示している。ＬＦＡＲ１の中で待機している取り出し
要求を表わしているボツクス６１において、ＬＦＡＲ１
は取り出し要求にアクセスすために、Ｌ３のメーン・ス
トレージへアクセスする優先権を要求する。Ｌ３レベル
が要求を受け取つたことを表示するＬ３のコントローラ
から、信号が受け取られるまで、要求はＬＦＡＲ１の中
で待機する。次に、取り出し要求は、ＬＦＡＲ１からＬ
ＦＡＲ２に転送される。ボツクス６２はＬ３のＤＵの返
還を表わす。Ｌ３のデータの返還のための待ちは多数の
サイクルを必要とする。

【０１１１】また、ボツクス６２は、割り当てられたＬ
２のデイレクトリのエントリが取り出し要求を表示する
ために更新されなければならないことを表示するため
に、要求（ＬＦＡＲ２の中の）と関連付けられているモ
ード・レジスタ１７中にモード・ビツトをセツトする。

【０１１２】ボツクス６３において、必要なキヤスト・
アウトは完了されているか否か、あるいは、キヤスト・
アウトは必要ないこととを決定するためのチエツクを行
なう。若し、結果が肯定的ならば、ボツクス６４におい
て、パイプラインの優先権付与回路１３に対して、候補
の要求として、ＬＦＡＲ２の中の要求を表示し、これに
より、その要求がパイプライン中に入つた時、Ｌ２のキ
ヤツシユ中の割り当てられたスロツトに書き込むことが
できる（ボツクス６６）。デイレクトリのニードの更新
を表示するために、モード・ビツトがＬＦＡＲ２にセツ
トされる。

【０１１３】ボツクス６７において、ＬＦＡＲ２の中の
要求は、ボツクス６８でＬ２のデイレクトリを更新する
ために、パイプライン中へ要求を再度入れるためのパイ
プラインの優先権付与回路に再度与えられる。そして、
モード・ビツトはリセツトされ、その取り出し要求の待
機用通路中に受け取られるべき次の取り出し要求の準備
をする。次に、プロセツサ要求の処理は終了する。

【０１１４】ストア要求の待機用通路の処理：図６は、
キヤスト・アウトが行なわれる時にだけ使用されるスト
ア要求の待機用通路の処理の流れ図を示している。キヤ
スト・アウトは、取り出し要求に割り当てられたＬ２レ
ベルのキヤツシユ・ロケーシヨン中のデータが変更され
た時にだけ必要である。Ｌ２のキヤツシユからのデータ
のキヤスト・アウトは、Ｌ３レベルから取り出されたデ
ータが、Ｌ２のキヤツシユの同じロケーシヨン中に書き
込まれる前に完了されねばならない。キヤスト・アウト
の処理ステツプの最初の処理ステツプは、関連した取り
出し動作のための開始処理ステツプと同時に行なうこと
ができる。

【０１１５】ボツクス８１において、キヤスト・アウト
されるＤＵに対してストア要求があるか否かを決めるた
めに、パイプライン中の各ストア要求と、他の待機用通
路中の要求とのアドレスをテストする。これは、パイプ
ラインの中か、または他のストア要求の待機用通路の中
にあるすべてのストア要求のＤＵのアドレスと、キヤス
ト・アウトのアドレスとの比較を含んでいる。若し、キ
ヤスト・アウトのアドレスと同じストア要求が見い出さ
れたならば、キヤスト・アウト処理は、次のボツクス８
２の動作に移る前に、競合する他のすべてのストア要求
が完了するのを待たなければならない。

【０１１６】ボツクス８２に入ると、変更ビツト・アレ
イのリソースがパイプライン中で次に用いられることを
表示するために、モード・レジスタ１８がＬＳＡＲ１に
関連付けられ、そして、ＬＳＡＲ１の要求は、ボツクス
８３で表わされているように、パイプラインに再度入れ
るための優先権を獲得するためのパイプラインの優先権
付与回路１３に与えられる。ＬＳＡＲ１の要求がパイプ
ラインに入るための優先権を獲得した時、ボツクス８３
において、肯定的な出口、つまりイエス（ＹＥＳ）のラ
インに出る。

【０１１７】キヤスト・アウト要求によつてパイプライ
ンを通る次の転送は、キヤスト・アウト要求が担持して
いるモード・ビツトによつて制御される。これらのモー
ド・ビツトは、Ｃ１及びＣ２のサイクルのパイプライン
の段階の処理ステツプは取られないことを表示するが、
Ｃ３のサイクルのパイプラインの段階の処理ステツプは
変更ビツト・アレイのリソースによつて行なわれること
を表示する。次に、ボツクス８４において、変更ビツト
・アレイにアクセスされ、そして、取り出し要求に割り
当てられたＬ２のスロツトに関連した変更ビツトが読み
取られる。次に、ボツクス８６において、割り当てられ
たＬ２のロケーシヨンがキヤスト・アウトを必要とする
か否かを決定するために読み取られた変更ビツトの状態
がテストされる。若し、Ｌ２のロケーシヨンの現在のＤ
Ｕ中には変更がない旨の表示が、変更ビツトにより与え
られたならば、キヤスト・アウトは必要とされない。こ
の場合には、ボツクス８７において、取り出し要求のア
ドレスを書き込むことによつて、そのＬ２のスロツト中
の古いデータに重複書き込みが行なわれる。

【０１１８】然しながら、若し、Ｌ２のロケーシヨンの
ＤＵに変更が与えられたことを変更ビツトが表示したな
らば、キヤスト・アウトが割り当てられたＬ２のキヤツ
シユのロケーシヨン中の古いデータのキヤスト・アウト
が必要であることを表示するために、キヤスト・アウト
標識子がセツトされる。この場合には、ボツクス８６の
イエスの出口からボツクス９１に移り、ボツクス９１に
おいて、ＬＳＡＲ１の中の割り当てられたＬ２のエント
リのアドレスはＬＳＡＲ１からＬＳＡＲ２に移動してキ
ヤスト・アウトのアドレスになる。ボツクス９２におい
て、関連したＬ２のデータ・アレイ中のインターリーブ
のＤＵがキヤスト・アウト・バツフア中にロードされ
る。次に、ボツクス９３において、Ｌ３の優先権がＬＳ
ＡＲ２中の現在の要求に与えられた時に、Ｌ３から取り
出されるべき新しい取り出し要求のアドレスによつてデ
イレクトリが更新される。受け取られたＬ３の取り出し
データがＬ２のデータ・アレイに書き込まれた時、プロ
セツサ要求のこの処理は終了する。

【０１１９】ストア要求の待機用通路と取り出し要求の
待機用通路との比較：依存性のない要求はペナルテイ無
しで処理されるけれども、内部的な依存性を持つ要求が
正しい順序で処理されることを保証するために、各待機
用通路中の比較及び制御ロジツクが用いられる。例え
ば、テストされた要求は前にストアされた要求に対して
依存していないことを決定するために、他の要求（パイ
プライン及び待機用通路中の要求）に対して、各要求
（処理されるステツプを持つている要求）のためのテス
トを行なう。

【０１２０】従つて、すべてのペンデイング（未処理）
のストア要求を検出するために、パイプライン中の各要
求は、すべての他の要求装置のアドレス（すべての待機
用通路のＬＳＡＲ及びＬＦＡＲ中のアドレスを含む）に
対して比較されるアドレスを持つている。これらの比較
は、同じアドレスが適当な順序で取り扱われることを保
証する（例えば、前のストア要求を同じアドレスに従つ
て取り出すこと）。比較−同一の状態を持たないアドレ
スは、できるだけ速く処理することができ、他のすべて
の要求と非同期で処理することができる。

【０１２１】

【発明の効果】本発明は、リソースへのアクセス要求を
制御するための新規なストレージ要求パイプライン方式
を与え、しかも、このパイプライン方式において、リソ
ースへのアクセス要求を停滞させることなく、動作を進
行させる。

【図面の簡単な説明】

【図１】本発明の実施例を含む複数プロセツサ・システ
ムのブロツク図である。

【図２】本発明の実施例における取り出し要求の通路及
びストア要求の通路の異なつたタイプの通路のハードウ
エアを説明するためのブロツク図である。

【図３】本発明の実施例中の待機している取り出し要求
の通路と、待機しているストア要求の通路との間にある
比較用ハードウエアを示す図である。

【図４】図２及び図３のハードウエア中で遂行される処
理ステツプを説明するための流れ図である。

【図５】図２及び図３のハードウエア中で遂行される処
理ステツプを説明するための流れ図である。

【図６】図２及び図３のハードウエア中で遂行される処
理ステツプを説明するための流れ図である。

【図７】Ｌ２レベルのデイレクトリのリソースを示す図
である。

【図８】パイプラインに連結されたＬ２レベルの変更ラ
イン表示アレイを示す図である。

【図９】Ｌ２レベルのインターリーブ・データ・アレイ
中の取り出し要求に使用されるＬ２レベルのデイレクト
リのリソースのためのタイミング制御を説明するための
図である。

【図１０】Ｌ３レベルのメーン・ストレージからのデー
タ・ユニツトをＬ２レベルのインターリーブのデータ・
アレイの中にストアするために、Ｌ３レベルの取り出し
バツフアの転送のタイミング制御を説明するための図で
ある。

【図１１】Ｌ２レベルのキヤツシユ中の新しいロケーシ
ヨンを得るためのＬＲＵの制御タイミングを説明するた
めの図である。

【図１２】キヤスト・アウト・バツフアのリソースを通
してＬ２レベルのキヤツシユからＬ３レベルのメーン・
ストレージへのキヤスト・アウトの制御のタイミングを
説明するための図である。

【符号の説明】

１ ストレージ要求パイプライン ２ 取り出し要求の待機用通路 ３ ストア要求の待機用通路 １１ ストレージ要求レジスタ（入力レジスタ） １２ ニード・レジスタ １３ 要求がパイプラインに入るための優先権付与回路 １４ ＭＳ（メーン・ストレージ）優先回路 １６ Ｌ３レベルの要求レジスタ １７、１８ モード・レジスタ Ｃ１、Ｃ２、Ｃ３、Ｃ４ パイプライン中のステージ・
レジスタ Ｌ１ ストレージ階層中の第１のレベル Ｌ２ ストレージ階層中の第２のレベル Ｌ３ ストレージ階層中の第３のレベル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンネ・エリザベス・ビアース アメリカ合衆国ニューヨーク州、ポーキプ シー、イニス・アベニュー ９番地 (72)発明者 ニール・テイラー・クリステンセン アメリカ合衆国ニューヨーク州、ワッペン ジー・フォールス、ブラザース・ロード 23 番地 (72)発明者 レオ・ジェームス・クラーク アメリカ合衆国ニューヨーク州、ホープウ エル・ジャンクション、ストームビル・ロ ード ８番地 (72)発明者 クリスチーヌ・コミンス・ジョーンズ アメリカ合衆国ニューヨーク州、ポーキプ シー、ローン・ドライブ ３番地 (72)発明者 マシュー・アンソニー・クリゴウスキー アメリカ合衆国ニューヨーク州、ホープウ エル・ジャンクション、タマラック・ドラ イブ 11番地 (72)発明者 ケビン・フランクリン・レイク アメリカ合衆国ニューヨーク州、プレザン ト・バレー、フリーダム・ロード 97Ｃ番 地

Claims (15)

【特許請求の範囲】
1. 【請求項１】 各々がプライベート・キヤツシユ（Ｌ１
   レベル）を持つ複数個のＣＰＵによつて共有されている
   メーン・ストレージ（Ｌ３レベル）を有する複数プロセ
   ツサ・システムにおいて、 メーン・ストレージのために準備されている時に、Ｌ１
   レベルのキヤツシユからの複数個のストレージ要求を保
   持するためのストレージ要求パイプライン手段と、 Ｌ１レベルのキヤツシユの要求を受け取り、そして、優
   先権が与えられた時に、上記パイプライン手段に要求を
   入れる優先権付与手段と、 上記パイプライン手段から要求を受け取り、該要求によ
   つて必要とされるリソースであつて現在使用することの
   できないリソースを待つか、あるいは、複数サイクルの
   処理ステツプが該要求のためのリソースにより遂行され
   ている間待機するための、上記パイプライン手段に結合
   された待機用通路手段を具備し、要求が待機用通路中で
   保持されている間に、他の要求が上記パイプライン手段
   で処理され、さらに上記パイプライン手段に要求を再度
   入れるために、待機している要求の待機時間が終了した
   時に、待機している要求を、上記優先権付与手段に与え
   るための上記待機用通路手段の出力手段を含む複数プロ
   セツサ・システム。
2. 【請求項２】 各々がプライベート・キヤツシユ（Ｌ１
   レベル）を持つ複数個のＣＰＵによつて共有されたメー
   ン・ストレージ（Ｌ３レベル）と、Ｌ１レベルのキヤツ
   シユ・ミスを持つ要求によつてアクセスされる、上記プ
   ライベート・キヤツシユとメーン・ストレージの間の共
   有キヤツシユ（Ｌ２レベル）とを有する複数プロセツサ
   ・システムにおいて、 Ｌ２レベルのキヤツシユ、またはメーン・ストレージの
   ために準備されている時に、Ｌ１レベルのキヤツシユか
   らの複数個のストレージ要求を保持するためのストレー
   ジ要求パイプライン手段と、 Ｌ１レベルのキヤツシユの要求を受け取り、そして、優
   先権が与えられた時に、上記パイプライン手段に要求を
   入れる優先権付与制御手段と、 上記パイプライン手段から要求を受け取り、該要求によ
   つて必要とされるリソースであつて現在使用することの
   できないリソースを待つか、あるいは、複数サイクルの
   処理ステツプが該要求のためのリソースにより遂行され
   ている間待機するための、上記パイプライン手段に結合
   された待機用通路手段を含み、要求が待機用通路に保持
   されている間に、他の要求が上記パイプライン手段によ
   つて処理され、 上記パイプライン手段に要求を再度入れるために、使用
   できなかつたリソースが使用できるようになつた時に、
   待機している要求を、上記優先権付与手段に与える待機
   用通路手段の出力手段とからなる複数プロセツサ・シス
   テム。
3. 【請求項３】 各々がプライヘート・キヤツシユ（Ｌ１
   レベル）を持つ複数個のＣＰＵによつて共有されたメー
   ン・ストレージ（Ｌ３レベル）と、Ｌ１レベルのキヤツ
   シユ・ミスを持つ要求によつてアクセスされる、上記プ
   ライベート・キヤツシユとメーン・ストレージの間の共
   有キヤツシユ（Ｌ２レベル）とを有する複数プロセツサ
   ・システムにおいて、 Ｌ１レベルのキヤツシユからストレージ要求を保持する
   ための複数個の段階を有するストレージ要求パイプライ
   ン手段を含み、該パイプライン手段の段階は、Ｌ２レベ
   ルのキヤツシユ・デイレクトリにアクセスするために、
   与えられた所定のサイクル速度で要求を処理し、さら
   に、 Ｌ１レベルのキヤツシユの要求を受け取り、そして、優
   先権が与えられた時に、上記パイプライン手段に要求を
   入れる優先権付与手段と、 上記パイプライン手段から要求を受け取り、該要求によ
   つて必要とされるリソースであつて現在使用することの
   できないリソースを待つか、あるいは、複数サイクルの
   処理ステツプが該要求のためのリソースによつて遂行さ
   れている間待機するための、上記パイプライン手段に結
   合された待機用通路手段と、 上記パイプライン手段に要求を再度入れるのを可能にす
   るために、待機していたリソースが使用できるようにな
   つた時、待機している要求を上記優先権付与手段に与え
   る待機用通路手段の出力手段を含み、上記優先権付与手
   段によつて受け取られたすべての要求は上記パイプライ
   ン手段に初めて、または再度入るために競合をすること
   を特徴とする複数プロセツサ・システム。
4. 【請求項４】 上記パイプラインの各段階はストレージ
   にアクセスする要求を準備するために、要求に必要なリ
   ソースに対して処理ステツプを遂行することを特徴とす
   る請求項３に記載の複数のプロセツサ・システム。
5. 【請求項５】 上記待機用通路に結合された上記パイプ
   ライン手段内の結合段階と、該段階のステツプで処理さ
   れるべきか、あるいは、待機用通路に送られるべきかを
   決めるために、上記結合段階にある要求によつて必要と
   されるリソースの使用可能状態をテストする手段とを含
   む請求項４に記載の複数のプロセツサ・システム。
6. 【請求項６】 待機用通路中で待機している要求のため
   に必要なリソースが使用可能になつた時を表示するため
   のリソース解放手段と、上記パイプライン手段に再度入
   れるために、優先権付与手段に要求を送る手段とを含む
   請求項５に記載の複数のプロセツサ・システム。
7. 【請求項７】 上記パイプライン手段内において、待機
   用通路に結合された結合段階と、リソースの処理及びリ
   ソースの待ちによつて、他の要求のパイプライン処理が
   遅延するのを防止するために、複数の処理サイクルが、
   使用可能なリソース、または、使用不可能なリソースの
   ために必要とされる時に、待機用通路中へ要求を差し向
   ける手段とを含む請求項４に記載の複数のプロセツサ・
   システム。
8. 【請求項８】 複数サイクルのステツプが他の要求のパ
   イプライン処理を遅らせるのを防ぐために、待機用通路
   中に保持された要求のための複数サイクル・リソースの
   処理ステツプが終了する時を表示するリソース解放手段
   を含む請求項７に記載の複数のプロセツサ・システム。
9. 【請求項９】 他の要求の処理がパイプラインの中で継
   続している時に複数個の要求を保持させるために、上記
   パイプライン手段の１つ、またはそれ以上の段階に夫々
   結合された入力を有する複数個の待機用通路手段を含む
   請求項４に記載の複数のプロセツサ・システム。
10. 【請求項１０】 他の要求の処理がパイプライン中で継
    続している時に、複数個の要求を保持させるために、上
    記パイプライン手段の異なつた段階に夫々結合された入
    力を異なつたタイプの複数個の待機用通路手段を含む請
    求項４に記載の複数のプロセツサ・システム。
11. 【請求項１１】 他の要求の処理がパイプラインの中で
    継続している時に複数個の要求を保持させるために、上
    記パイプライン手段の１つ、またはそれ以上の段階に夫
    々結合された入力を有する複数個の待機用通路手段を含
    むことと、異なつた待機用通路中の要求は、異なつたス
    トレージのインターバルをアドレスすることとを特徴と
    する請求項４に記載の複数のプロセツサ・システム。
12. 【請求項１２】 取り出しタイプの待機用通路手段及び
    ストア・タイプの待機用通路手段を含むことと、他の要
    求の処理がパイプライン中で継続している時に、取り出
    しタイプの待機用通路手段は、取り出し要求の待機用通
    路中に、複数個の取り出し要求を同時に保持させるため
    に、上記パイプライン手段の１つの段階に接続された入
    力を持ち、かつ、ストア・タイプの待機用通路手段は、
    ストア要求の待機用通路中に複数個のストア要求を同時
    に保持させるために、上記パイプライン手段の他の段階
    に接続された入力を持つていることとを特徴とする請求
    項１１に記載の複数のプロセツサ・システム。
13. 【請求項１３】 取り出しタイプ及びストア・タイプの
    各待機用通路手段は、パイプラインに再度入れるため
    に、任意の待機用通路において待機時間を終了する要求
    を付勢するための優先権付与手段に接続された出力手段
    を持つていることを特徴とする請求項１２に記載の複数
    のプロセツサ・システム。
14. 【請求項１４】 複数個の取り出しタイプの待機用通路
    手段は、夫々のストレージのインターリーブにアクセス
    するために待機する要求を受け取るために、異なつたス
    トレージのインターリーブに夫々関連されていることを
    特徴とする請求項１１に記載の複数のプロセツサ・シス
    テム。
15. 【請求項１５】 複数個のストア・タイプの待機用通路
    手段は、夫々のストレージのインターリーブにアクセス
    するために待機する要求を受け取るために、異なつたス
    トレージのインターリーブに夫々関連されていることを
    特徴とする請求項１１に記載の複数のプロセツサ・シス
    テム。