JP2718846B2 - メモリ回路 - Google Patents
メモリ回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、マイクロコンピュー
タ装置におけるメモリのメモリ容量を容易に切り換える
ことの出来るメモリ回路に関するものである。
タ装置におけるメモリのメモリ容量を容易に切り換える
ことの出来るメモリ回路に関するものである。
【０００２】
【従来の技術】図５は従来の３ポートメモリ回路を示す
ブロック図であり、図において、５１はメモリ、５２は
アクセス裁定回路である。このアクセス裁定回路５２
は、Ａ系アクセス信号ライン５３を介して送られてくる
Ａ系アクセス信号Ａａｃ，Ｂ系アクセス信号ライン５４
を介して送られてくるＢ系アクセス信号Ｂａｃ，Ｃ系ア
クセス信号ライン５５を介して送られてくるＣ系アクセ
ス信号Ｃａｃ間におけるアクセス優先順位を裁定する回
路であり、最も早くアクセス信号を送出してきた系のＣ
ＰＵにアクセスの優先権を与える。５６はメモリセレク
ト信号ラインであり、前記アクセス裁定回路５２からメ
モリ５１へのセレクト信号ＳＥが出力される。５７はＡ
系セレクト信号ラインであり、Ａ系のＣＰＵがアクセス
の優先権を得た場合に前記アクセス裁定回路５２からＡ
系セレクト信号Ａｓｅが出力される。５８はＢ系セレク
ト信号ラインであり、Ｂ系のＣＰＵがアクセスの優先権
を得た場合に前記アクセス裁定回路５２からＢ系セレク
ト信号Ｂｓｅが出力される。５９はＣ系セレクト信号ラ
インであり、Ｃ系のＣＰＵがアクセスの優先権を得た場
合に前記アクセス裁定回路５２からＣ系セレクト信号Ｃ
ｓｅが出力される。６０はＡ系アドレスバスであり、Ａ
系のＣＰＵからアドレス信号が出力される。６１はＢ系
アドレスバスであり、Ｂ系のＣＰＵからアドレス信号が
出力される。６２はＣ系アドレスバスであり、Ｃ系のＣ
ＰＵからアドレス信号が出力される。６３はアドレス切
換回路であり、前記アクセス裁定回路５２から出力され
たＡ系セレクト信号Ａｓｅ，Ｂ系セレクト信号Ｂｓｅ，
Ｃ系セレクト信号Ｃｓｅのいずれかを基に、優先権が与
えられた系の前記アドレスバスに出力されたアドレス信
号をメモリアドレス信号ライン６４を介してメモリ５１
に出力する。６５はＡ系コマンド信号ラインであり、Ａ
系のＣＰＵからコマンド信号が出力される。６６はＢ系
コマンド信号ラインであり、Ｂ系のＣＰＵからコマンド
信号が出力される。６７はＣ系コマンド信号ラインであ
り、Ｃ系のＣＰＵからコマンド信号が出力される。６８
はコマンド切換回路であり、前記アクセス裁定回路５２
から出力されたＡ系セレクト信号Ａｓｅ，Ｂ系セレクト
信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅのいずれかを基
に、優先権が与えられた系の前記コマンド信号ラインに
出力されたコマンド信号をメモリコマンド信号ライン６
９を介してメモリ５１に出力する。７０はＡ系データバ
スであり、Ａ系のデータ信号が入出力される。７１はＢ
系データバスであり、Ｂ系のデータ信号が入出力され
る。７２はＣ系データバスであり、Ｃ系のデータ信号が
入出力される。７３はデータ切換回路であり、前記アク
セス裁定回路５２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記データ
バスに出力されたデータ信号をメモリデータ信号ライン
７４を介してメモリ５１に出力し、あるいはメモリ５１
から読み出す。
ブロック図であり、図において、５１はメモリ、５２は
アクセス裁定回路である。このアクセス裁定回路５２
は、Ａ系アクセス信号ライン５３を介して送られてくる
Ａ系アクセス信号Ａａｃ，Ｂ系アクセス信号ライン５４
を介して送られてくるＢ系アクセス信号Ｂａｃ，Ｃ系ア
クセス信号ライン５５を介して送られてくるＣ系アクセ
ス信号Ｃａｃ間におけるアクセス優先順位を裁定する回
路であり、最も早くアクセス信号を送出してきた系のＣ
ＰＵにアクセスの優先権を与える。５６はメモリセレク
ト信号ラインであり、前記アクセス裁定回路５２からメ
モリ５１へのセレクト信号ＳＥが出力される。５７はＡ
系セレクト信号ラインであり、Ａ系のＣＰＵがアクセス
の優先権を得た場合に前記アクセス裁定回路５２からＡ
系セレクト信号Ａｓｅが出力される。５８はＢ系セレク
ト信号ラインであり、Ｂ系のＣＰＵがアクセスの優先権
を得た場合に前記アクセス裁定回路５２からＢ系セレク
ト信号Ｂｓｅが出力される。５９はＣ系セレクト信号ラ
インであり、Ｃ系のＣＰＵがアクセスの優先権を得た場
合に前記アクセス裁定回路５２からＣ系セレクト信号Ｃ
ｓｅが出力される。６０はＡ系アドレスバスであり、Ａ
系のＣＰＵからアドレス信号が出力される。６１はＢ系
アドレスバスであり、Ｂ系のＣＰＵからアドレス信号が
出力される。６２はＣ系アドレスバスであり、Ｃ系のＣ
ＰＵからアドレス信号が出力される。６３はアドレス切
換回路であり、前記アクセス裁定回路５２から出力され
たＡ系セレクト信号Ａｓｅ，Ｂ系セレクト信号Ｂｓｅ，
Ｃ系セレクト信号Ｃｓｅのいずれかを基に、優先権が与
えられた系の前記アドレスバスに出力されたアドレス信
号をメモリアドレス信号ライン６４を介してメモリ５１
に出力する。６５はＡ系コマンド信号ラインであり、Ａ
系のＣＰＵからコマンド信号が出力される。６６はＢ系
コマンド信号ラインであり、Ｂ系のＣＰＵからコマンド
信号が出力される。６７はＣ系コマンド信号ラインであ
り、Ｃ系のＣＰＵからコマンド信号が出力される。６８
はコマンド切換回路であり、前記アクセス裁定回路５２
から出力されたＡ系セレクト信号Ａｓｅ，Ｂ系セレクト
信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅのいずれかを基
に、優先権が与えられた系の前記コマンド信号ラインに
出力されたコマンド信号をメモリコマンド信号ライン６
９を介してメモリ５１に出力する。７０はＡ系データバ
スであり、Ａ系のデータ信号が入出力される。７１はＢ
系データバスであり、Ｂ系のデータ信号が入出力され
る。７２はＣ系データバスであり、Ｃ系のデータ信号が
入出力される。７３はデータ切換回路であり、前記アク
セス裁定回路５２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記データ
バスに出力されたデータ信号をメモリデータ信号ライン
７４を介してメモリ５１に出力し、あるいはメモリ５１
から読み出す。
【０００３】次に動作について述べる。アクセス裁定回
路５２にＡ系アクセス信号Ａａｃ，Ｂ系アクセス信号Ｂ
ａｃ，Ｃ系アクセス信号Ｃａｃが送られてくると、これ
らのアクセス信号の内もっとも早く送られてきたアクセ
ス信号に対応する系のＣＰＵがアクセスの優先権を得
る。この結果、優先権を得た系のセレクト信号のみがセ
レクト信号ラインに出力される。これにより、優先権を
得た系のアドレス信号がアドレス切換回路６３からメモ
リ５１に出力され、また優先権を得た系のコマンド信号
がコマンド切換回路６８からメモリ５１に出力され、さ
らに優先権を得た系のデータ信号がデータ切換回路７３
からメモリ５１に出力され、あるいは、メモリ５１から
読み出される。優先権を得た系のデータの読み出し、あ
るいは書込みがメモリ５１に対し終了すると、次に優先
権が与えられる系がアクセス裁定回路５２により裁定さ
れて、裁定された系のアクセスが前記同様の動作により
メモリ５１に対し実行される。
路５２にＡ系アクセス信号Ａａｃ，Ｂ系アクセス信号Ｂ
ａｃ，Ｃ系アクセス信号Ｃａｃが送られてくると、これ
らのアクセス信号の内もっとも早く送られてきたアクセ
ス信号に対応する系のＣＰＵがアクセスの優先権を得
る。この結果、優先権を得た系のセレクト信号のみがセ
レクト信号ラインに出力される。これにより、優先権を
得た系のアドレス信号がアドレス切換回路６３からメモ
リ５１に出力され、また優先権を得た系のコマンド信号
がコマンド切換回路６８からメモリ５１に出力され、さ
らに優先権を得た系のデータ信号がデータ切換回路７３
からメモリ５１に出力され、あるいは、メモリ５１から
読み出される。優先権を得た系のデータの読み出し、あ
るいは書込みがメモリ５１に対し終了すると、次に優先
権が与えられる系がアクセス裁定回路５２により裁定さ
れて、裁定された系のアクセスが前記同様の動作により
メモリ５１に対し実行される。
【０００４】
【発明が解決しようとする課題】従来の３ポートメモリ
回路は、以上のように構成されているので、Ａ系アドレ
ス信号，Ｂ系アドレス信号，Ｃ系アドレス信号によりメ
モリ５１の必要容量が決定され、あらかじめこの必要容
量を満足するメモリが用いられるのでメモリ容量が不足
した場合にメモリ容量を容易に増すことが困難であり、
従って回路を作り直す必要がある等の問題点があった。
回路は、以上のように構成されているので、Ａ系アドレ
ス信号，Ｂ系アドレス信号，Ｃ系アドレス信号によりメ
モリ５１の必要容量が決定され、あらかじめこの必要容
量を満足するメモリが用いられるのでメモリ容量が不足
した場合にメモリ容量を容易に増すことが困難であり、
従って回路を作り直す必要がある等の問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、メモリ容量を容易に切り換え変
更することの出来るメモリ回路を得ることを目的として
いる。
ためになされたもので、メモリ容量を容易に切り換え変
更することの出来るメモリ回路を得ることを目的として
いる。
【０００６】
【課題を解決するための手段】請求項１に発明に係るメ
モリ回路は、３系統の中央処理装置から書込み／読み出
しが可能な３ポートを有するメモリと、前記３系統の中
央処理装置に対応して設けられ、且つ前記メモリのメモ
リ容量を規定する信号が送られてくるラインに対応して
設けられたメモリ容量を設定するスイッチを用いたメモ
リ容量設定手段と、前記３系統の中央処理装置に対応し
て設けられ、前記メモリ容量設定手段と前記メモリ容量
を規定する信号とを基に前記スイッチにより設定された
メモリ容量に対応するメモリエリアをアクセス可能とす
るアクセス信号を生成するアクセス信号生成手段と、該
アクセス信号生成手段が生成したアクセス信号を基に前
記メモリエリアに対し書込み／読み出しを行う書込み／
読み出し手段とを具備したものである。
モリ回路は、３系統の中央処理装置から書込み／読み出
しが可能な３ポートを有するメモリと、前記３系統の中
央処理装置に対応して設けられ、且つ前記メモリのメモ
リ容量を規定する信号が送られてくるラインに対応して
設けられたメモリ容量を設定するスイッチを用いたメモ
リ容量設定手段と、前記３系統の中央処理装置に対応し
て設けられ、前記メモリ容量設定手段と前記メモリ容量
を規定する信号とを基に前記スイッチにより設定された
メモリ容量に対応するメモリエリアをアクセス可能とす
るアクセス信号を生成するアクセス信号生成手段と、該
アクセス信号生成手段が生成したアクセス信号を基に前
記メモリエリアに対し書込み／読み出しを行う書込み／
読み出し手段とを具備したものである。
【０００７】
【作用】請求項１の発明におけるメモリ回路は、スイッ
チを用いたメモリ容量設定手段によりメモリ容量を設定
し、アクセス信号生成手段により前記スイッチにより設
定されたメモリ容量に対応するメモリエリアをアクセス
可能とするアクセス信号を生成する。そして、アクセス
信号生成手段が生成したアクセス信号を基に前記メモリ
エリアに対し書込み／読み出し手段により書込み／読み
出しを行う。従って、メモリ容量設定手段のスイッチを
操作することによりメモリ容量を容易に切り換え変更す
ることが出来るので、システムの要求に応じて容易にメ
モリ容量を変更出来、メモリ回路を作り直す煩わしさが
省け、システム設計における自由度が増加する。
チを用いたメモリ容量設定手段によりメモリ容量を設定
し、アクセス信号生成手段により前記スイッチにより設
定されたメモリ容量に対応するメモリエリアをアクセス
可能とするアクセス信号を生成する。そして、アクセス
信号生成手段が生成したアクセス信号を基に前記メモリ
エリアに対し書込み／読み出し手段により書込み／読み
出しを行う。従って、メモリ容量設定手段のスイッチを
操作することによりメモリ容量を容易に切り換え変更す
ることが出来るので、システムの要求に応じて容易にメ
モリ容量を変更出来、メモリ回路を作り直す煩わしさが
省け、システム設計における自由度が増加する。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１はメモリであり、１２８ＫＢの
メモリ容量を有している。メモリ１は３つのポートを有
しており、Ａ系，Ｂ系，Ｃ系のＣＰＵがそれぞれアクセ
ス可能であり、メモリ１のメモリ容量情報がＡ系ＣＰＵ
により書込まれるレジスタが構成されている。また、こ
のレジスタに書込まれているメモリ容量情報は、Ｂ系Ｃ
ＰＵ，Ｃ系ＣＰＵによりそれぞれ読み出すことが出来
る。この実施例ではＡ系ＣＰＵがホスト側のＣＰＵとな
っており、Ａ系ＣＰＵとＢ系ＣＰＵ，Ｃ系ＣＰＵとはマ
スターとスレーブの関係になっている。２はアクセス裁
定回路であり、Ａ系アクセス信号ライン３を介して送ら
れてくるＡ系アクセス信号Ａａｃ，Ｂ系アクセス信号ラ
イン４を介して送られてくるＢ系アクセス信号Ｂａｃ，
Ｃ系アクセス信号ライン５を介して送られてくるＣ系ア
クセス信号Ｃａｃ間におけるアクセス優先順位を裁定す
る回路であり、最も早くアクセス信号を送出してきた系
のＣＰＵにアクセスの優先権を与える。６はメモリセレ
クト信号ラインであり、前記アクセス裁定回路２からメ
モリ１へのセレクト信号ＳＥが出力される。
する。図１において、１はメモリであり、１２８ＫＢの
メモリ容量を有している。メモリ１は３つのポートを有
しており、Ａ系，Ｂ系，Ｃ系のＣＰＵがそれぞれアクセ
ス可能であり、メモリ１のメモリ容量情報がＡ系ＣＰＵ
により書込まれるレジスタが構成されている。また、こ
のレジスタに書込まれているメモリ容量情報は、Ｂ系Ｃ
ＰＵ，Ｃ系ＣＰＵによりそれぞれ読み出すことが出来
る。この実施例ではＡ系ＣＰＵがホスト側のＣＰＵとな
っており、Ａ系ＣＰＵとＢ系ＣＰＵ，Ｃ系ＣＰＵとはマ
スターとスレーブの関係になっている。２はアクセス裁
定回路であり、Ａ系アクセス信号ライン３を介して送ら
れてくるＡ系アクセス信号Ａａｃ，Ｂ系アクセス信号ラ
イン４を介して送られてくるＢ系アクセス信号Ｂａｃ，
Ｃ系アクセス信号ライン５を介して送られてくるＣ系ア
クセス信号Ｃａｃ間におけるアクセス優先順位を裁定す
る回路であり、最も早くアクセス信号を送出してきた系
のＣＰＵにアクセスの優先権を与える。６はメモリセレ
クト信号ラインであり、前記アクセス裁定回路２からメ
モリ１へのセレクト信号ＳＥが出力される。
【０００９】７はＡ系セレクト信号ラインであり、Ａ系
のＣＰＵがアクセスの優先権を得た場合に前記アクセス
裁定回路２からＡ系セレクト信号Ａｓｅが出力される。
８はＢ系セレクト信号ラインであり、Ｂ系のＣＰＵがア
クセスの優先権を得た場合に前記アクセス裁定回路２か
らＢ系セレクト信号Ｂｓｅが出力される。９はＣ系セレ
クト信号ラインであり、Ｃ系のＣＰＵがアクセスの優先
権を得た場合に前記アクセス裁定回路２からＣ系セレク
ト信号Ｃｓｅが出力される。
のＣＰＵがアクセスの優先権を得た場合に前記アクセス
裁定回路２からＡ系セレクト信号Ａｓｅが出力される。
８はＢ系セレクト信号ラインであり、Ｂ系のＣＰＵがア
クセスの優先権を得た場合に前記アクセス裁定回路２か
らＢ系セレクト信号Ｂｓｅが出力される。９はＣ系セレ
クト信号ラインであり、Ｃ系のＣＰＵがアクセスの優先
権を得た場合に前記アクセス裁定回路２からＣ系セレク
ト信号Ｃｓｅが出力される。
【００１０】１０はＡ系アドレスバスであり、Ａ系のＣ
ＰＵからアドレス信号が出力される。１１はＢ系アドレ
スバスであり、Ｂ系のＣＰＵからアドレス信号が出力さ
れる。１２はＣ系アドレスバスであり、Ｃ系のＣＰＵか
らアドレス信号が出力される。
ＰＵからアドレス信号が出力される。１１はＢ系アドレ
スバスであり、Ｂ系のＣＰＵからアドレス信号が出力さ
れる。１２はＣ系アドレスバスであり、Ｃ系のＣＰＵか
らアドレス信号が出力される。
【００１１】１３はアドレス切換回路であり、前記アク
セス裁定回路２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記アドレ
スバスに出力されたアドレス信号をメモリアドレス信号
ライン１４を介してメモリ１に出力する。
セス裁定回路２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記アドレ
スバスに出力されたアドレス信号をメモリアドレス信号
ライン１４を介してメモリ１に出力する。
【００１２】１５はＡ系コマンド信号ラインであり、Ａ
系のＣＰＵからコマンド信号が出力される。１６はＢ系
コマンド信号ラインであり、Ｂ系のＣＰＵからコマンド
信号が出力される。１７はＣ系コマンド信号ラインであ
り、Ｃ系のＣＰＵからコマンド信号が出力される。
系のＣＰＵからコマンド信号が出力される。１６はＢ系
コマンド信号ラインであり、Ｂ系のＣＰＵからコマンド
信号が出力される。１７はＣ系コマンド信号ラインであ
り、Ｃ系のＣＰＵからコマンド信号が出力される。
【００１３】２１はコマンド切換回路であり、前記アク
セス裁定回路２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記コマン
ド信号ラインに出力されたコマンド信号をメモリコマン
ド信号ライン２２を介してメモリ１に出力する。
セス裁定回路２から出力されたＡ系セレクト信号Ａｓ
ｅ，Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅ
のいずれかを基に、優先権が与えられた系の前記コマン
ド信号ラインに出力されたコマンド信号をメモリコマン
ド信号ライン２２を介してメモリ１に出力する。
【００１４】２３はＡ系データバスであり、Ａ系のデー
タ信号が入出力される。２４はＢ系データバスであり、
Ｂ系のデータ信号が入出力される。２５はＣ系データバ
スであり、Ｃ系のデータ信号が入出力される。
タ信号が入出力される。２４はＢ系データバスであり、
Ｂ系のデータ信号が入出力される。２５はＣ系データバ
スであり、Ｃ系のデータ信号が入出力される。
【００１５】２６はデータ切換回路であり、前記アクセ
ス裁定回路２から出力されたＡ系セレクト信号Ａｓｅ，
Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅのい
ずれかを基に、優先権が与えられた系の前記データバス
に出力されたデータ信号をメモリデータ信号ライン２７
を介してメモリ１に出力し、あるいはメモリ１から読み
出す。２８ａはＡ系レディ信号返送回路、２８ｂはＢ系
レディ信号返送回路、２８ｃはＣ系レディ信号返送回路
である。なお、裁定回路２，アドレス切換回路１３，コ
マンド切換回路２１，データ切換回路２６，Ａ系レディ
信号返送回路２８ａ，Ｂ系レディ信号返送回路２８ｂ，
Ｃ系レディ信号返送回路２８ｃにより書込み／読み出し
手段が構成されている。
ス裁定回路２から出力されたＡ系セレクト信号Ａｓｅ，
Ｂ系セレクト信号Ｂｓｅ，Ｃ系セレクト信号Ｃｓｅのい
ずれかを基に、優先権が与えられた系の前記データバス
に出力されたデータ信号をメモリデータ信号ライン２７
を介してメモリ１に出力し、あるいはメモリ１から読み
出す。２８ａはＡ系レディ信号返送回路、２８ｂはＢ系
レディ信号返送回路、２８ｃはＣ系レディ信号返送回路
である。なお、裁定回路２，アドレス切換回路１３，コ
マンド切換回路２１，データ切換回路２６，Ａ系レディ
信号返送回路２８ａ，Ｂ系レディ信号返送回路２８ｂ，
Ｃ系レディ信号返送回路２８ｃにより書込み／読み出し
手段が構成されている。
【００１６】２９はＡ系アドレス一致比較器、３０はＡ
系容量切換スイッチ群、３１はＡ系アドレス設定スイッ
チ群、３２はアンド回路である。３３はＢ系アドレス一
致比較器、３４はＢ系容量切換スイッチ群、３５はＢ系
アドレス設定スイッチ群、３６はアンド回路である。３
７はＣ系アドレス一致比較器、３８はＣ系容量切換スイ
ッチ群、３９はＣ系アドレス設定スイッチ群、４０はア
ンド回路である。
系容量切換スイッチ群、３１はＡ系アドレス設定スイッ
チ群、３２はアンド回路である。３３はＢ系アドレス一
致比較器、３４はＢ系容量切換スイッチ群、３５はＢ系
アドレス設定スイッチ群、３６はアンド回路である。３
７はＣ系アドレス一致比較器、３８はＣ系容量切換スイ
ッチ群、３９はＣ系アドレス設定スイッチ群、４０はア
ンド回路である。
【００１７】図２はＡ系アドレス一致比較器２９、Ａ系
容量切換スイッチ群３０、Ａ系アドレス設定スイッチ群
３１における回路構成を詳細に示すブロック図である。
図において、Ａ系はシステムバスに接続されており、シ
ステムバス側のメモリ空間は１６メガバイトあり、アド
レスデータＡ２３〜Ａ１７までの上位７ビットにより、
１６メガバイト空間中の任意のエリアの先頭アドレスが
規定される。この場合、Ａ２３が最上位アドレスビット
である。アドレスデータＡ１３〜Ａ１６までの下位４ビ
ットは、メモリ容量に起因するアドレスに対応してい
る。
容量切換スイッチ群３０、Ａ系アドレス設定スイッチ群
３１における回路構成を詳細に示すブロック図である。
図において、Ａ系はシステムバスに接続されており、シ
ステムバス側のメモリ空間は１６メガバイトあり、アド
レスデータＡ２３〜Ａ１７までの上位７ビットにより、
１６メガバイト空間中の任意のエリアの先頭アドレスが
規定される。この場合、Ａ２３が最上位アドレスビット
である。アドレスデータＡ１３〜Ａ１６までの下位４ビ
ットは、メモリ容量に起因するアドレスに対応してい
る。
【００１８】Ａ系先頭アドレス一致比較器２９ａおよび
メモリ容量比較器２９ｂは、Ａ系アドレス一致比較器２
９を構成している。Ａ系先頭アドレス一致比較器２９ａ
の一方の比較データ入力端子Ｐには、アドレスデータＡ
１７〜Ａ２３の上位７ビットが出力されるアドレスライ
ンが接続されている。また、Ａ系先頭アドレス一致比較
器２９ａの他方の比較データ入力端子Ｑには、先頭アド
レス設定スイッチ群３１ａを構成するそれぞれのスイッ
チの一方の端子が接続されている。先頭アドレス設定ス
イッチ群３１ａを構成するそれぞれのスイッチの他方の
端子はグランドに接続されている。先頭アドレス設定ス
イッチ群３１ａでは、Ａ系の１６メガバイト空間中の任
意のエリアのメモリ先頭アドレスを設定する。先頭アド
レス設定スイッチ群３１ａで設定されたメモリ先頭アド
レスとアドレスデータＡ１７〜Ａ２３の上位７ビットが
一致すると、一致した時点でＡ系先頭アドレス一致比較
器２９ａは、一致信号をアンド回路３２の一方の入力端
子に出力する。Ａ系容量切換スイッチ群３０を構成する
それぞれのスイッチの一方の端子には、アドレスデータ
Ａ１３〜Ａ１６までの下位４ビットが出力されるアドレ
スラインが接続されている。他方の端子はメモリ容量比
較器２９ｂの一方の比較データ入力端子Ｐにそれぞれ接
続されている。Ａ系容量切換スイッチ群３０では、メモ
リ１のメモリ容量データを設定する。メモリ容量比較器
２９ｂの他方の比較データ入力端子Ｑには、メモリ容量
設定スイッチ群３１ｂを構成するスイッチの一方の端子
がそれぞれ接続されている。メモリ容量設定スイッチ群
３１ｂを構成するそれぞれのスイッチの他方の端子はグ
ランドに接続されている。メモリ容量設定スイッチ群３
１ｂでは、Ａ系容量切換スイッチ群３０で設定したメモ
リ１のメモリ容量データと同一のメモリ容量データを設
定する。Ａ系容量切換スイッチ群３０とメモリ容量設定
スイッチ群３１ｂとによりメモリ容量設定手段が構成さ
れている。メモリ容量比較器２９ｂは、メモリ容量設定
スイッチ群３１ｂにより設定されたメモリ容量データと
Ａ系容量切換スイッチ群３０を介して送られてくるメモ
リ容量に起因するアドレスデータを比較し、一致した時
点で一致信号をアンド回路３２の他方の入力端子に出力
する。なお、メモリ容量比較器２９ｂの比較データ入力
端子ＰおよびＱは、メモリ容量比較器２９ｂ内部におい
て、すべてＶｃｃ側にプルアップされている。アンド回
路３２は、Ａ系アドレス一致比較器２９ａの出力する一
致信号とメモリ容量比較器２９ｂの出力する一致信号と
の論理積演算を行い、両者の一致信号が共に出力された
場合に限り、Ａ系アクセス信号ＡａｃをＡ系アクセス信
号ライン３に出力する。なお、Ａ系アクセス信号ライン
３，Ｂ系アクセス信号ライン４，Ｃ系アクセス信号ライ
ン５，Ａ系アドレス一致比較器２９ａ，メモリ容量比較
器２９ｂ，先頭アドレス設定スイッチ群３１ａ，アンド
回路３２によりアクセス信号生成手段が構成されてい
る。
メモリ容量比較器２９ｂは、Ａ系アドレス一致比較器２
９を構成している。Ａ系先頭アドレス一致比較器２９ａ
の一方の比較データ入力端子Ｐには、アドレスデータＡ
１７〜Ａ２３の上位７ビットが出力されるアドレスライ
ンが接続されている。また、Ａ系先頭アドレス一致比較
器２９ａの他方の比較データ入力端子Ｑには、先頭アド
レス設定スイッチ群３１ａを構成するそれぞれのスイッ
チの一方の端子が接続されている。先頭アドレス設定ス
イッチ群３１ａを構成するそれぞれのスイッチの他方の
端子はグランドに接続されている。先頭アドレス設定ス
イッチ群３１ａでは、Ａ系の１６メガバイト空間中の任
意のエリアのメモリ先頭アドレスを設定する。先頭アド
レス設定スイッチ群３１ａで設定されたメモリ先頭アド
レスとアドレスデータＡ１７〜Ａ２３の上位７ビットが
一致すると、一致した時点でＡ系先頭アドレス一致比較
器２９ａは、一致信号をアンド回路３２の一方の入力端
子に出力する。Ａ系容量切換スイッチ群３０を構成する
それぞれのスイッチの一方の端子には、アドレスデータ
Ａ１３〜Ａ１６までの下位４ビットが出力されるアドレ
スラインが接続されている。他方の端子はメモリ容量比
較器２９ｂの一方の比較データ入力端子Ｐにそれぞれ接
続されている。Ａ系容量切換スイッチ群３０では、メモ
リ１のメモリ容量データを設定する。メモリ容量比較器
２９ｂの他方の比較データ入力端子Ｑには、メモリ容量
設定スイッチ群３１ｂを構成するスイッチの一方の端子
がそれぞれ接続されている。メモリ容量設定スイッチ群
３１ｂを構成するそれぞれのスイッチの他方の端子はグ
ランドに接続されている。メモリ容量設定スイッチ群３
１ｂでは、Ａ系容量切換スイッチ群３０で設定したメモ
リ１のメモリ容量データと同一のメモリ容量データを設
定する。Ａ系容量切換スイッチ群３０とメモリ容量設定
スイッチ群３１ｂとによりメモリ容量設定手段が構成さ
れている。メモリ容量比較器２９ｂは、メモリ容量設定
スイッチ群３１ｂにより設定されたメモリ容量データと
Ａ系容量切換スイッチ群３０を介して送られてくるメモ
リ容量に起因するアドレスデータを比較し、一致した時
点で一致信号をアンド回路３２の他方の入力端子に出力
する。なお、メモリ容量比較器２９ｂの比較データ入力
端子ＰおよびＱは、メモリ容量比較器２９ｂ内部におい
て、すべてＶｃｃ側にプルアップされている。アンド回
路３２は、Ａ系アドレス一致比較器２９ａの出力する一
致信号とメモリ容量比較器２９ｂの出力する一致信号と
の論理積演算を行い、両者の一致信号が共に出力された
場合に限り、Ａ系アクセス信号ＡａｃをＡ系アクセス信
号ライン３に出力する。なお、Ａ系アクセス信号ライン
３，Ｂ系アクセス信号ライン４，Ｃ系アクセス信号ライ
ン５，Ａ系アドレス一致比較器２９ａ，メモリ容量比較
器２９ｂ，先頭アドレス設定スイッチ群３１ａ，アンド
回路３２によりアクセス信号生成手段が構成されてい
る。
【００１９】アドレスデータＡ１３〜Ａ１６が出力され
るアドレスラインに対応する各スイッチのオン／オフ
と、それにより設定されるメモリ１のメモリ容量との関
係を示すデータテーブルＤＴを図３に示す。このデータ
テーブルＤＴはメモリ１に格納されており、Ｂ系ＣＰ
Ｕ，Ｃ系ＣＰＵは必要に応じて参照することが出来る。
るアドレスラインに対応する各スイッチのオン／オフ
と、それにより設定されるメモリ１のメモリ容量との関
係を示すデータテーブルＤＴを図３に示す。このデータ
テーブルＤＴはメモリ１に格納されており、Ｂ系ＣＰ
Ｕ，Ｃ系ＣＰＵは必要に応じて参照することが出来る。
【００２０】なお、Ｂ系アドレス一致比較器３３，Ｂ系
容量切換スイッチ群３４，Ｂ系アドレス設定スイッチ群
３５およびＣ系アドレス一致比較器３７，Ｃ系容量切換
スイッチ群３８，Ｃ系アドレス設定スイッチ群３９にお
ける回路構成は前記Ａ系のそれと同一であり、容量切換
スイッチ群で設定するメモリ１のメモリ容量およびアド
レス設定スイッチ群で設定するメモリ先頭アドレスもＡ
系のそれと同一のデータである。そして、Ｂ系ではＡ系
と同様にＢ系アクセス信号ＢａｃがＢ系アクセス信号ラ
イン４に、Ｃ系ではＣ系アクセス信号ＣａｃがＣ系アク
セス信号ライン５に出力される。
容量切換スイッチ群３４，Ｂ系アドレス設定スイッチ群
３５およびＣ系アドレス一致比較器３７，Ｃ系容量切換
スイッチ群３８，Ｃ系アドレス設定スイッチ群３９にお
ける回路構成は前記Ａ系のそれと同一であり、容量切換
スイッチ群で設定するメモリ１のメモリ容量およびアド
レス設定スイッチ群で設定するメモリ先頭アドレスもＡ
系のそれと同一のデータである。そして、Ｂ系ではＡ系
と同様にＢ系アクセス信号ＢａｃがＢ系アクセス信号ラ
イン４に、Ｃ系ではＣ系アクセス信号ＣａｃがＣ系アク
セス信号ライン５に出力される。
【００２１】次にメモリ１のメモリ容量を６４ＫＢに設
定する場合の動作について述べる。Ａ系ＣＰＵはホスト
側であるから、設定するメモリ１のメモリ容量をあらか
じめソフトウェアーにより認識しており、設定するメモ
リ１のメモリ容量情報をシステム立上げ時にメモリ１の
前記レジスタに書込む。先頭アドレス設定スイッチ群３
１ａではメモリ先頭アドレスが設定され、また、容量切
換スイッチ群３０およびメモリ容量設定スイッチ群３１
ｂでは、表１に示すデータテーブルを基にメモリ１のメ
モリ容量をスイッチのオン／オフにより設定する。設定
するメモリ容量は６４ＫＢであるから、図３に示すよう
にアドレスデータＡ１６が出力されるアドレスラインに
対応するスイッチをオンにすると共に、他のスイッチを
オフにする。Ｂ系，Ｃ系についても同様に設定する。こ
の結果、メモリ容量に起因するアドレスデータＡ１３〜
Ａ１６までの下位４ビットの内、Ａ１６のビットのみメ
モリ容量比較器２９ｂに供給される。従って、図４に示
すＡ１３〜Ａ１６までの下位４ビットにより構成される
アドレスＡＤ０〜ＡＤ１５の内、Ａ１６のビットが
‘Ｌ’レベルであるＡＤ０〜ＡＤ７までのアドレスに対
しメモリ容量比較器２９ｂで一致が判定され、一致信号
が出力されることになる。すなわち、１２８ＫＢの半分
の６４ＫＢにメモリ１のメモリ容量が設定される。この
設定されたエリアの先頭アドレスは先頭アドレス設定ス
イッチ群３１ａにより設定された先頭アドレスであり、
この先頭アドレスから６４ＫＢ分のエリアがアクセス可
能となる。なお、Ｂ系ＣＰＵ，Ｃ系ＣＰＵについても同
様である。Ｂ系ＣＰＵ，Ｃ系ＣＰＵは、Ｂ系，Ｃ系にお
けるそれぞれの容量切換スイッチ群を構成する各スイッ
チのオン／オフの設定を読み込み、これを基に図３に示
すデータテーブルＤＴを参照してメモリ１のメモリ容量
を認識し、この認識したメモリ容量とＡ系ＣＰＵがメモ
リ１の前記レジスタに書込んだメモリ容量情報とを比較
し、一致すれば正常、不一致であれば異常のステータス
をＡ系ＣＰＵに対し返送する。
定する場合の動作について述べる。Ａ系ＣＰＵはホスト
側であるから、設定するメモリ１のメモリ容量をあらか
じめソフトウェアーにより認識しており、設定するメモ
リ１のメモリ容量情報をシステム立上げ時にメモリ１の
前記レジスタに書込む。先頭アドレス設定スイッチ群３
１ａではメモリ先頭アドレスが設定され、また、容量切
換スイッチ群３０およびメモリ容量設定スイッチ群３１
ｂでは、表１に示すデータテーブルを基にメモリ１のメ
モリ容量をスイッチのオン／オフにより設定する。設定
するメモリ容量は６４ＫＢであるから、図３に示すよう
にアドレスデータＡ１６が出力されるアドレスラインに
対応するスイッチをオンにすると共に、他のスイッチを
オフにする。Ｂ系，Ｃ系についても同様に設定する。こ
の結果、メモリ容量に起因するアドレスデータＡ１３〜
Ａ１６までの下位４ビットの内、Ａ１６のビットのみメ
モリ容量比較器２９ｂに供給される。従って、図４に示
すＡ１３〜Ａ１６までの下位４ビットにより構成される
アドレスＡＤ０〜ＡＤ１５の内、Ａ１６のビットが
‘Ｌ’レベルであるＡＤ０〜ＡＤ７までのアドレスに対
しメモリ容量比較器２９ｂで一致が判定され、一致信号
が出力されることになる。すなわち、１２８ＫＢの半分
の６４ＫＢにメモリ１のメモリ容量が設定される。この
設定されたエリアの先頭アドレスは先頭アドレス設定ス
イッチ群３１ａにより設定された先頭アドレスであり、
この先頭アドレスから６４ＫＢ分のエリアがアクセス可
能となる。なお、Ｂ系ＣＰＵ，Ｃ系ＣＰＵについても同
様である。Ｂ系ＣＰＵ，Ｃ系ＣＰＵは、Ｂ系，Ｃ系にお
けるそれぞれの容量切換スイッチ群を構成する各スイッ
チのオン／オフの設定を読み込み、これを基に図３に示
すデータテーブルＤＴを参照してメモリ１のメモリ容量
を認識し、この認識したメモリ容量とＡ系ＣＰＵがメモ
リ１の前記レジスタに書込んだメモリ容量情報とを比較
し、一致すれば正常、不一致であれば異常のステータス
をＡ系ＣＰＵに対し返送する。
【００２２】また、８ＫＢ，１６ＫＢ，３２ＫＢのメモ
リ容量に設定する場合についても６４ＫＢのメモリ容量
に設定する場合と同様であり、図５に示すようにそれぞ
れのメモリ容量に設定できる。
リ容量に設定する場合についても６４ＫＢのメモリ容量
に設定する場合と同様であり、図５に示すようにそれぞ
れのメモリ容量に設定できる。
【００２３】なお、１２８ＫＢのメモリ容量を有するメ
モリ１をそのまま１２８ＫＢのメモリ容量に設定する場
合は、図３に示すようにアドレスデータＡ１３〜Ａ１６
に対応するスイッチをすべてオフにする。メモリ容量比
較器２９ｂの比較データ入力端子ＰおよびＱは、メモリ
容量比較器２９ｂ内部において、すべてＶｃｃ側にプル
アップされているのでメモリ容量比較器２９ｂは常時一
致信号を出力することになり、先頭アドレス設定スイッ
チ群３１ａにより設定された先頭アドレスから１２８Ｋ
Ｂのエリアがアクセス可能となる。
モリ１をそのまま１２８ＫＢのメモリ容量に設定する場
合は、図３に示すようにアドレスデータＡ１３〜Ａ１６
に対応するスイッチをすべてオフにする。メモリ容量比
較器２９ｂの比較データ入力端子ＰおよびＱは、メモリ
容量比較器２９ｂ内部において、すべてＶｃｃ側にプル
アップされているのでメモリ容量比較器２９ｂは常時一
致信号を出力することになり、先頭アドレス設定スイッ
チ群３１ａにより設定された先頭アドレスから１２８Ｋ
Ｂのエリアがアクセス可能となる。
【００２４】なお、上記実施例ではメモリ１の構成を３
ポートを有するメモリとして説明したが、デュアルポー
トメモリとしてもよい。
ポートを有するメモリとして説明したが、デュアルポー
トメモリとしてもよい。
【００２５】
【発明の効果】以上のように、請求項１の発明によれ
ば、３系統のそれぞれ独立した中央処理装置から書込み
／読み出しが可能な３ポートを有するメモリ回路におい
て、人為的に自由に操作できるスイッチを用いたメモリ
容量設定手段によりメモリ容量を容易に切り換え変更す
ることが出来るように構成したので、３ポートを有する
メモリ回路において、システムの要求に応じて簡単にメ
モリ容量を変更出来、従ってメモリ回路を作り直す煩わ
しさが省け、システム設計における自由度が増す効果が
ある。
ば、３系統のそれぞれ独立した中央処理装置から書込み
／読み出しが可能な３ポートを有するメモリ回路におい
て、人為的に自由に操作できるスイッチを用いたメモリ
容量設定手段によりメモリ容量を容易に切り換え変更す
ることが出来るように構成したので、３ポートを有する
メモリ回路において、システムの要求に応じて簡単にメ
モリ容量を変更出来、従ってメモリ回路を作り直す煩わ
しさが省け、システム設計における自由度が増す効果が
ある。
【図１】この発明のメモリ回路の一実施例の構成を示す
ブロック図である。
ブロック図である。
【図２】Ａ系アドレス一致比較器、Ａ系容量切換スイッ
チ群、Ａ系アドレス設定スイッチ群における回路構成を
詳細に示すブロック図である。
チ群、Ａ系アドレス設定スイッチ群における回路構成を
詳細に示すブロック図である。
【図３】アドレスデータＡ１３〜Ａ１６に対応する各ス
イッチのオン／オフと、それにより設定されるメモリ容
量との関係を示すデータテーブルＤＴの構成図である。
イッチのオン／オフと、それにより設定されるメモリ容
量との関係を示すデータテーブルＤＴの構成図である。
【図４】アドレスデータＡ１３〜Ａ１６と、それに対応
する各スイッチのオン／オフの設定により切り換えられ
たメモリ容量との関係を示す説明図である。
する各スイッチのオン／オフの設定により切り換えられ
たメモリ容量との関係を示す説明図である。
【図５】従来の３ポートメモリ回路の構成を示すブロッ
ク図である。
ク図である。
１ メモリ ２ 裁定回路（書込み／読み出し手段） １３ アドレス切換回路（書込み／読み出し手段） ２１ コマンド切換回路（書込み／読み出し手段） ２６ データ切換回路（書込み／読み出し手段） ２８ａ Ａ系レディ信号返送回路（書込み／読み出し手
段） ２８ｂ Ｂ系レディ信号返送回路（書込み／読み出し手
段） ２８ｃ Ｃ系レディ信号返送回路（書込み／読み出し手
段） ２９ａ Ａ系先頭アドレス一致比較器（アクセス信号生
成手段） ２９ｂ メモリ容量比較器（アクセス信号生成手段） ３０ Ａ系容量切換スイッチ群（メモリ容量設定手
段） ３１ａ 先頭アドレス設定スイッチ群（アクセス信号生
成手段） ３１ｂ メモリ容量設定スイッチ群（メモリ容量設定手
段） ３２ アンド回路（アクセス信号生成手段）
段） ２８ｂ Ｂ系レディ信号返送回路（書込み／読み出し手
段） ２８ｃ Ｃ系レディ信号返送回路（書込み／読み出し手
段） ２９ａ Ａ系先頭アドレス一致比較器（アクセス信号生
成手段） ２９ｂ メモリ容量比較器（アクセス信号生成手段） ３０ Ａ系容量切換スイッチ群（メモリ容量設定手
段） ３１ａ 先頭アドレス設定スイッチ群（アクセス信号生
成手段） ３１ｂ メモリ容量設定スイッチ群（メモリ容量設定手
段） ３２ アンド回路（アクセス信号生成手段）
Claims (1)
- 【請求項１】 ３系統のそれぞれ独立した中央処理装置
から書込み／読み出しが可能な３ポートを有するメモリ
と、前記３系統のそれぞれ独立した中央処理装置に対応
して設けられ、且つ前記メモリのメモリ容量を規定する
信号が送られてくるラインに対応して設けられたメモリ
容量を設定するスイッチを用いたメモリ容量設定手段
と、前記３系統のそれぞれ独立した中央処理装置に対応
して設けられ、前記メモリ容量設定手段と前記メモリ容
量を規定する信号とを基に前記スイッチにより設定され
たメモリ容量に対応するメモリエリアをアクセス可能と
するアクセス信号を生成するアクセス信号生成手段と、
該アクセス信号生成手段が生成したアクセス信号を基に
前記メモリエリアに対し書込み／読み出しを行う書込み
／読み出し手段とを具備することを特徴とするメモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260559A JP2718846B2 (ja) | 1991-09-12 | 1991-09-12 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260559A JP2718846B2 (ja) | 1991-09-12 | 1991-09-12 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573405A JPH0573405A (ja) | 1993-03-26 |
| JP2718846B2 true JP2718846B2 (ja) | 1998-02-25 |
Family
ID=17349642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260559A Expired - Lifetime JP2718846B2 (ja) | 1991-09-12 | 1991-09-12 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718846B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736679A (en) * | 1980-08-13 | 1982-02-27 | Ricoh Co Ltd | Thermal head |
-
1991
- 1991-09-12 JP JP3260559A patent/JP2718846B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0573405A (ja) | 1993-03-26 |
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Legal Events
| Date | Code | Title | Description |
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