JPH05233439A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH05233439A JPH05233439A JP4035417A JP3541792A JPH05233439A JP H05233439 A JPH05233439 A JP H05233439A JP 4035417 A JP4035417 A JP 4035417A JP 3541792 A JP3541792 A JP 3541792A JP H05233439 A JPH05233439 A JP H05233439A
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- JP
- Japan
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- address
- signal
- decoder
- memory card
- memory
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
- G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
- G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06K19/072—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising a plurality of integrated circuit chips
-
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- G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
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- G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
- G06K19/0772—Physical layout of the record carrier
- G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
Abstract
(57)【要約】
【目的】 同一アドレスに複数のデータやプログラムを
保存できるように、一枚のＩＣメモリカードに複数のア
ドレス空間を持たせる。 【構成】 コネクタ１１からのアドレス信号ａ、制御信
号ｂをデコードするデコーダ１２の出力信号ｄと、プル
ダウン抵抗１８を介して接地に接続される手動スイッチ
１７の端子１７ａ，１７ｂからの信号とをそれぞれ入力
する論理積演算回路１５，１６の出力信号を、それぞれ
ＩＣメモリ１３，１４のチップセレクト信号となるよう
に構成する。手動スイッチ１７を切り換えることによっ
て、一つのアドレス番号に対して複数のＩＣメモリ１
３，１４をアクセスすることができ、一枚のＩＣメモリ
カードに複数のアドレス空間を持たせることができる。
また、デコーダ１２の論理演算回路１５，１６が接続さ
れていない他の出力信号をチップセレクト信号とするべ
つのＩＣメモリを設けることによって、独立した複数の
アドレス空間においてアドレスと機能が共通な部分はこ
の別のＩＣメモリを共通使用することができ、経済性が
高くなる。
保存できるように、一枚のＩＣメモリカードに複数のア
ドレス空間を持たせる。 【構成】 コネクタ１１からのアドレス信号ａ、制御信
号ｂをデコードするデコーダ１２の出力信号ｄと、プル
ダウン抵抗１８を介して接地に接続される手動スイッチ
１７の端子１７ａ，１７ｂからの信号とをそれぞれ入力
する論理積演算回路１５，１６の出力信号を、それぞれ
ＩＣメモリ１３，１４のチップセレクト信号となるよう
に構成する。手動スイッチ１７を切り換えることによっ
て、一つのアドレス番号に対して複数のＩＣメモリ１
３，１４をアクセスすることができ、一枚のＩＣメモリ
カードに複数のアドレス空間を持たせることができる。
また、デコーダ１２の論理演算回路１５，１６が接続さ
れていない他の出力信号をチップセレクト信号とするべ
つのＩＣメモリを設けることによって、独立した複数の
アドレス空間においてアドレスと機能が共通な部分はこ
の別のＩＣメモリを共通使用することができ、経済性が
高くなる。
Description
【０００１】
【産業上の利用分野】本発明は、ＯＡ機器をはじめとす
る各種マイコン応用機器の記憶装置として有効なＩＣメ
モリカードに関するものである。
る各種マイコン応用機器の記憶装置として有効なＩＣメ
モリカードに関するものである。
【０００２】
【従来の技術】近年、ＯＡ機器をはじめとする各種マイ
コン応用機器の記憶装置として、小型・高速で、拡張性
を持つＩＣメモリカードが広く採用されるようになって
きた。
コン応用機器の記憶装置として、小型・高速で、拡張性
を持つＩＣメモリカードが広く採用されるようになって
きた。
【０００３】以下、従来のＩＣメモリカードについて図
面を参照しながら説明する。図５は従来のＩＣメモリカ
ードの構成を示すものである。図５において、１はコネ
クタ、２はデコーダ、３はＩＣメモリ、４はこのＩＣメ
モリカードが接続される制御装置である。ａは制御装置
４からのアドレス信号、ｂは制御装置４からの制御信
号、ｃはデータバス、ｄはデコーダ２の出力信号のうち
の一つである。
面を参照しながら説明する。図５は従来のＩＣメモリカ
ードの構成を示すものである。図５において、１はコネ
クタ、２はデコーダ、３はＩＣメモリ、４はこのＩＣメ
モリカードが接続される制御装置である。ａは制御装置
４からのアドレス信号、ｂは制御装置４からの制御信
号、ｃはデータバス、ｄはデコーダ２の出力信号のうち
の一つである。
【０００４】以上のように構成されたＩＣメモリカード
について、以下その動作について説明する。まずコネク
タ１が制御装置４に接続され、コネクタ１を通して制御
装置４からのアドレス信号ａおよび制御信号ｂがデコー
ダ２に入力される。そしてデコーダ２の出力信号ｄによ
ってＩＣメモリ３がセレクトされ、アドレス信号ａによ
りＩＣメモリ３の一つのアドレスが指定される。
について、以下その動作について説明する。まずコネク
タ１が制御装置４に接続され、コネクタ１を通して制御
装置４からのアドレス信号ａおよび制御信号ｂがデコー
ダ２に入力される。そしてデコーダ２の出力信号ｄによ
ってＩＣメモリ３がセレクトされ、アドレス信号ａによ
りＩＣメモリ３の一つのアドレスが指定される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＣメモリカードでは、制御装置４からのアドレス
信号ａと制御信号ｂとから一つのＩＣメモリ３の一つの
アドレスを指定するため、一枚のＩＣメモリカードで
は、一つのアドレス空間しか持つことができず、同一ア
ドレスに複数のデータやプログラムを格納する場合、複
数のＩＣメモリカードが必要になるという問題があっ
た。
来のＩＣメモリカードでは、制御装置４からのアドレス
信号ａと制御信号ｂとから一つのＩＣメモリ３の一つの
アドレスを指定するため、一枚のＩＣメモリカードで
は、一つのアドレス空間しか持つことができず、同一ア
ドレスに複数のデータやプログラムを格納する場合、複
数のＩＣメモリカードが必要になるという問題があっ
た。
【０００６】本発明は、このような従来の問題を解決す
るものであり、制御装置の設計を変更することなしに一
枚のＩＣメモリカードに複数の独立したアドレス空間を
持たせ、一枚で同一アドレスに複数のデータやプログラ
ムを格納できるようにしたＩＣメモリカードを提供する
ことを目的とする。
るものであり、制御装置の設計を変更することなしに一
枚のＩＣメモリカードに複数の独立したアドレス空間を
持たせ、一枚で同一アドレスに複数のデータやプログラ
ムを格納できるようにしたＩＣメモリカードを提供する
ことを目的とする。
【０００７】本発明はまた、上記ＩＣメモリカードにお
いて、独立した複数のアドレス空間において共通化でき
る部分は同一のＩＣメモリを使用することにより、経済
性に優れたＩＣメモリカードを提供することを目的とす
る。
いて、独立した複数のアドレス空間において共通化でき
る部分は同一のＩＣメモリを使用することにより、経済
性に優れたＩＣメモリカードを提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、制御装置からのアドレス信号および制御
信号をデコードするデコーダと、デコーダからの信号と
接地に接続される手動スイッチからの信号の論理積を演
算する複数の論理積演算回路と、各論理積演算回路の出
力信号をそれぞれチップセレクト信号とする複数のＩＣ
メモリとを備えたものである。
成するために、制御装置からのアドレス信号および制御
信号をデコードするデコーダと、デコーダからの信号と
接地に接続される手動スイッチからの信号の論理積を演
算する複数の論理積演算回路と、各論理積演算回路の出
力信号をそれぞれチップセレクト信号とする複数のＩＣ
メモリとを備えたものである。
【０００９】本発明はまた、上記構成に加え、デコーダ
の論理演算回路が接続されていない他の出力信号をチッ
プセレクト信号とする別のＩＣメモリを備えたものであ
る。
の論理演算回路が接続されていない他の出力信号をチッ
プセレクト信号とする別のＩＣメモリを備えたものであ
る。
【００１０】
【作用】本発明は、上記構成によって、デコーダの１本
の出力に対して論理積演算回路を通して複数のＩＣメモ
リを接続することができ、手動スイッチを切り換えるこ
とにより、そのうちの一つのみがアクセスされるように
なるので、制御装置の設計を変更することなく、一枚の
ＩＣメモリカードに複数の独立したアドレス空間を持た
せることができる。
の出力に対して論理積演算回路を通して複数のＩＣメモ
リを接続することができ、手動スイッチを切り換えるこ
とにより、そのうちの一つのみがアクセスされるように
なるので、制御装置の設計を変更することなく、一枚の
ＩＣメモリカードに複数の独立したアドレス空間を持た
せることができる。
【００１１】また本発明によれば、別のＩＣメモリをデ
コーダの他の出力に接続することにより、そのＩＣメモ
リを独立したそれぞれのアドレス空間で共通化して使用
することができる。
コーダの他の出力に接続することにより、そのＩＣメモ
リを独立したそれぞれのアドレス空間で共通化して使用
することができる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の第１の実施例における
ＩＣメモリカードの構成を示すものである。図１におい
て、１１はコネクタ、１２はデコーダ、１３および１４
はＩＣメモリ、１５および１６は理論演算回路、１７は
手動スイッチであり、１７ａは論理積演算回路１５およ
び電源電圧Ｖｃｃに接続された可動端子、１７ｂは論理
積演算回路１６および電源電圧Ｖｃｃに接続された可動
端子、１７ｃはプルダウン抵抗１８を介してグランドに
接続された固定端子である。２０はこのＩＣカードが接
続される制御装置である。
ながら説明する。図１は本発明の第１の実施例における
ＩＣメモリカードの構成を示すものである。図１におい
て、１１はコネクタ、１２はデコーダ、１３および１４
はＩＣメモリ、１５および１６は理論演算回路、１７は
手動スイッチであり、１７ａは論理積演算回路１５およ
び電源電圧Ｖｃｃに接続された可動端子、１７ｂは論理
積演算回路１６および電源電圧Ｖｃｃに接続された可動
端子、１７ｃはプルダウン抵抗１８を介してグランドに
接続された固定端子である。２０はこのＩＣカードが接
続される制御装置である。
【００１３】次に上記実施例の動作について説明する。
図１において、制御装置２０がこのＩＣメモリカードに
アクセスを行なっていない時に手動スイッチ１７で他方
の可動端子１７ｂと固定端子１７ｃとを短絡しておく
と、制御装置２０からアクセスされてデコーダ１２の出
力ｄがハイレベルになった時、スイッチ１７の一方の可
動端子１７ａはハイレベル、他方の可動端子１７ｂはロ
ーレベルとなっているので、ＩＣメモリ１３のみがアク
セスされる。この時のアドレス空間を図２の（ａ）に示
す。図２において、ＸおよびＹは、それぞれデコーダ１
２の出力信号ｄによってアクセスされる最下位アドレス
および最上位アドレスである。同様にスイッチ１７にお
いて一方の可動端子１７ａと固定端子１７ｃとを短絡し
ておけば、ＩＣメモリ１４のみがアクセスされ、この際
のアドレス空間は図２の（ｂ）となる。
図１において、制御装置２０がこのＩＣメモリカードに
アクセスを行なっていない時に手動スイッチ１７で他方
の可動端子１７ｂと固定端子１７ｃとを短絡しておく
と、制御装置２０からアクセスされてデコーダ１２の出
力ｄがハイレベルになった時、スイッチ１７の一方の可
動端子１７ａはハイレベル、他方の可動端子１７ｂはロ
ーレベルとなっているので、ＩＣメモリ１３のみがアク
セスされる。この時のアドレス空間を図２の（ａ）に示
す。図２において、ＸおよびＹは、それぞれデコーダ１
２の出力信号ｄによってアクセスされる最下位アドレス
および最上位アドレスである。同様にスイッチ１７にお
いて一方の可動端子１７ａと固定端子１７ｃとを短絡し
ておけば、ＩＣメモリ１４のみがアクセスされ、この際
のアドレス空間は図２の（ｂ）となる。
【００１４】このように、上記第１の実施例によれば、
デコーダ１２の一つの出力信号ｄに対し、デコーダ１２
の出力信号ｄと手動スイッチ１７からのそれぞれ異なる
信号を入力する複数の論理積演算回路１５および１６を
通して、ＩＣメモリ１３および１４がチップセレクトさ
れるので、アクセスが行なわれていない時に手動スイッ
チ１７を切り換えておくことにおり、一枚のＩＣメモリ
カードに、制御装置２０の設計を変更することなしに独
立した複数のアドレス空間を持たせることができる。
デコーダ１２の一つの出力信号ｄに対し、デコーダ１２
の出力信号ｄと手動スイッチ１７からのそれぞれ異なる
信号を入力する複数の論理積演算回路１５および１６を
通して、ＩＣメモリ１３および１４がチップセレクトさ
れるので、アクセスが行なわれていない時に手動スイッ
チ１７を切り換えておくことにおり、一枚のＩＣメモリ
カードに、制御装置２０の設計を変更することなしに独
立した複数のアドレス空間を持たせることができる。
【００１５】次に本発明の第２の実施例について図３を
参照して説明する。この第２の実施例は、上記第１の実
施例に対し、デコーダ１２の出力信号ｄとは異なる他の
出力信号ｇをチップセレクト信号とするＩＣメモリ１９
を追加したものである。他の構成は上記第１実施例と同
じなので、同じ部材には同じ符号を付して重複した説明
を省略する。
参照して説明する。この第２の実施例は、上記第１の実
施例に対し、デコーダ１２の出力信号ｄとは異なる他の
出力信号ｇをチップセレクト信号とするＩＣメモリ１９
を追加したものである。他の構成は上記第１実施例と同
じなので、同じ部材には同じ符号を付して重複した説明
を省略する。
【００１６】次に上記第２の実施例の動作について説明
する。図３において、制御装置２０がこのＩＣメモリカ
ードにアクセスを行なっていない時に手動スイッチ１７
で他方の可動端子１７ｂと固定端子１７ｃとを短絡して
おくと、制御装置２０からアクセスされてデコーダ１２
の出力ｄがハイレベルになった時、上記第１の実施例と
同様にＩＣメモリ１３のみがアクセスされる。また、制
御装置２０からアクセスされてデコーダ１２の出力ｇが
ハイレベルになった時は、ＩＣメモリ１９がアクセスさ
れる。この場合のアドレス空間を図４（ａ）に示す。図
４において、ＸおよびＹはそれぞれデコーダ１２の出力
信号ｄによってアクセスされる最下位アドレスおよび最
上位アドレスであり、ＺおよびＷはそれぞれデコーダ１
２の出力信号ｇによってアクセスされる最下位アドレス
および最上位アドレスである。同様に手動スイッチ１７
で一方の可動端子１７ａと固定端子１７ｃとを短絡して
おくと、デコーダ１２の出力信号ｄがハイレベルになっ
た時はＩＣメモリ１４のみがアクセスされ、デコーダ１
２の出力信号ｇがハイレベルになった時はＩＣメモリ１
９がアクセスされる。この場合のアドレス空間を図４
（ｂ）に示す。
する。図３において、制御装置２０がこのＩＣメモリカ
ードにアクセスを行なっていない時に手動スイッチ１７
で他方の可動端子１７ｂと固定端子１７ｃとを短絡して
おくと、制御装置２０からアクセスされてデコーダ１２
の出力ｄがハイレベルになった時、上記第１の実施例と
同様にＩＣメモリ１３のみがアクセスされる。また、制
御装置２０からアクセスされてデコーダ１２の出力ｇが
ハイレベルになった時は、ＩＣメモリ１９がアクセスさ
れる。この場合のアドレス空間を図４（ａ）に示す。図
４において、ＸおよびＹはそれぞれデコーダ１２の出力
信号ｄによってアクセスされる最下位アドレスおよび最
上位アドレスであり、ＺおよびＷはそれぞれデコーダ１
２の出力信号ｇによってアクセスされる最下位アドレス
および最上位アドレスである。同様に手動スイッチ１７
で一方の可動端子１７ａと固定端子１７ｃとを短絡して
おくと、デコーダ１２の出力信号ｄがハイレベルになっ
た時はＩＣメモリ１４のみがアクセスされ、デコーダ１
２の出力信号ｇがハイレベルになった時はＩＣメモリ１
９がアクセスされる。この場合のアドレス空間を図４
（ｂ）に示す。
【００１７】このように、上記第２の実施例によれば、
第１の実施例の構成にデコーダ１２の他の出力信号ｇを
チップセレクト信号とする別のＩＣメモリ１９を加える
ことによって、独立したアドレス空間でアドレスと機能
が共通な部分は同一のＩＣメモリを使用することができ
るようになる。
第１の実施例の構成にデコーダ１２の他の出力信号ｇを
チップセレクト信号とする別のＩＣメモリ１９を加える
ことによって、独立したアドレス空間でアドレスと機能
が共通な部分は同一のＩＣメモリを使用することができ
るようになる。
【００１８】
【発明の効果】以上のように、本発明によれば、制御装
置からのアドレス信号および制御信号をデコードするデ
コーダと、デコーダからの信号と接地に切り換えられる
手動スイッチからの信号の論理積を演算する複数の論理
積演算回路と、各論理積演算回路の出力信号をそれぞれ
チップセレクト信号とする複数のＩＣメモリとを備えて
いるので、手動スイッチの切り換えで、一枚のＩＣメモ
リカードに複数の独立したアドレス空間を持たせること
ができ、一枚で同一アドレスに複数のデータやプログラ
ムを保存することができる。
置からのアドレス信号および制御信号をデコードするデ
コーダと、デコーダからの信号と接地に切り換えられる
手動スイッチからの信号の論理積を演算する複数の論理
積演算回路と、各論理積演算回路の出力信号をそれぞれ
チップセレクト信号とする複数のＩＣメモリとを備えて
いるので、手動スイッチの切り換えで、一枚のＩＣメモ
リカードに複数の独立したアドレス空間を持たせること
ができ、一枚で同一アドレスに複数のデータやプログラ
ムを保存することができる。
【００１９】また本発明によれば、上記構成に加えて、
デコーダの論理積演算回路が接続されていない他の出力
信号をチップセレクト信号とする別のＩＣメモリを備え
ているので、独立したそれぞれのアドレス空間でそのチ
ップセレクト信号でアクセスされるアドレスの範囲で
は、例えば共通のワークエリアとして同一のＩＣメモリ
を使用することができ、経済性の高いＩＣメモリカード
を実現することができる。
デコーダの論理積演算回路が接続されていない他の出力
信号をチップセレクト信号とする別のＩＣメモリを備え
ているので、独立したそれぞれのアドレス空間でそのチ
ップセレクト信号でアクセスされるアドレスの範囲で
は、例えば共通のワークエリアとして同一のＩＣメモリ
を使用することができ、経済性の高いＩＣメモリカード
を実現することができる。
【図１】本発明の第１の実施例におけるＩＣメモリカー
ドの内部構成を示すブロック図
ドの内部構成を示すブロック図
【図２】（ａ）同ＩＣメモリカードにおける一つのアド
レス空間を示す模式図 （ｂ）（ａ）とは異なるアドレス空間を示す模式図
レス空間を示す模式図 （ｂ）（ａ）とは異なるアドレス空間を示す模式図
【図３】本発明の第２の実施例におけるＩＣメモリカー
ドの内部構成を示すブロック図
ドの内部構成を示すブロック図
【図４】（ａ）同ＩＣメモリカードにおけるアドレス空
間を示す模式図 （ｂ）（ａ）とは異なるアドレス空間を示す模式図
間を示す模式図 （ｂ）（ａ）とは異なるアドレス空間を示す模式図
【図５】従来例におけるＩＣメモリカードの内部構成を
示すブロック図
示すブロック図
１１ コネクタ １２ デコーダ １３ ＩＣメモリ １４ ＩＣメモリ １５ 論理積演算回路 １６ 論理積演算回路 １７ 手動スイッチ １８ プルダウン抵抗 １９ ＩＣメモリ ２０ 制御装置 ａ アドレス信号 ｂ 制御信号 ｃ データバス ｄ デコーダ１２の出力信号 ｅ 論理積演算回路１５の出力信号 ｆ 論理積演算回路１６の出力信号 ｇ デコーダ１２の出力信号
Claims (2)
- 【請求項１】 ＩＣメモリカードが接続される制御装置
からのアドレス信号および制御信号をデコードするデコ
ーダと、前記デコーダからの信号と接地に切り換える手
動スイッチからの信号の論理積を演算する複数の論理積
演算回路と、前記各論理積演算回路の出力信号をそれぞ
れチップセレクト信号とする複数のＩＣメモリとを備え
たＩＣメモリカード。 - 【請求項２】 デコーダの論理積演算回路が接続されて
いない出力信号をチップセレクト信号とする別のＩＣメ
モリを備えた請求項１記載のＩＣメモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035417A JPH05233439A (ja) | 1992-02-21 | 1992-02-21 | Ｉｃメモリカード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4035417A JPH05233439A (ja) | 1992-02-21 | 1992-02-21 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233439A true JPH05233439A (ja) | 1993-09-10 |
Family
ID=12441300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035417A Pending JPH05233439A (ja) | 1992-02-21 | 1992-02-21 | Ｉｃメモリカード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233439A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1562199A1 (en) * | 2002-11-15 | 2005-08-10 | Sony Corporation | Data memory |
| JP2012022666A (ja) * | 2010-07-12 | 2012-02-02 | Walton Advanced Engineering Inc | 暗号化フラッシュドライブ |
-
1992
- 1992-02-21 JP JP4035417A patent/JPH05233439A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1562199A1 (en) * | 2002-11-15 | 2005-08-10 | Sony Corporation | Data memory |
| EP1562199A4 (en) * | 2002-11-15 | 2006-03-08 | Sony Corp | MEMORY OF DATA |
| EP1847946A2 (en) * | 2002-11-15 | 2007-10-24 | Sony Corporation | Data memory |
| EP1847947A2 (en) * | 2002-11-15 | 2007-10-24 | Sony Corporation | Data memory |
| EP1847948A2 (en) * | 2002-11-15 | 2007-10-24 | Sony Corporation | Data memory |
| EP1847947A3 (en) * | 2002-11-15 | 2008-07-23 | Sony Corporation | Data memory |
| EP1847948A3 (en) * | 2002-11-15 | 2008-07-23 | Sony Corporation | Data memory |
| EP1847946A3 (en) * | 2002-11-15 | 2008-07-23 | Sony Corporation | Data memory |
| US7490198B2 (en) | 2002-11-15 | 2009-02-10 | Sony Corporation | Data storage apparatus that includes a plurality of nonvolatile memories in which no data is erased after the data storage apparatus is removed from a host apparatus |
| JP2012022666A (ja) * | 2010-07-12 | 2012-02-02 | Walton Advanced Engineering Inc | 暗号化フラッシュドライブ |
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