JPS6211751B2 - - Google Patents
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- JPS6211751B2 JPS6211751B2 JP2136480A JP2136480A JPS6211751B2 JP S6211751 B2 JPS6211751 B2 JP S6211751B2 JP 2136480 A JP2136480 A JP 2136480A JP 2136480 A JP2136480 A JP 2136480A JP S6211751 B2 JPS6211751 B2 JP S6211751B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- unit
- address
- circuit
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 230000015654 memory Effects 0.000 claims description 97
- 238000010586 diagram Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、電子交換機および電子計算機に適用
しうる大容量のメモリユニツトに関する。
しうる大容量のメモリユニツトに関する。
従来のメモリシステムにおいて速度およびメモ
リ容量の異なる複数種類のメモリユニツトを使用
する場合は、アドレス制御を容易にするため異種
メモリユニツト間でメモリ容量を等しくするのが
普通であり、その時、異種メモリユニツトの物理
的大きさは異なつていた。そのため、異種メモリ
ユニツト間でメモリ制御部を共通にできない欠点
があつた。
リ容量の異なる複数種類のメモリユニツトを使用
する場合は、アドレス制御を容易にするため異種
メモリユニツト間でメモリ容量を等しくするのが
普通であり、その時、異種メモリユニツトの物理
的大きさは異なつていた。そのため、異種メモリ
ユニツト間でメモリ制御部を共通にできない欠点
があつた。
本発明の目的は、メモリ制御部に速度あるいは
タイプの異なる複数種類のメモリ素子を制御でき
るタイミング回路と、メモリ容量の異なるモジユ
ールおよびユニツトを制御するためのアドレス回
路を設けることにより、上記欠点を解決し、物理
的な大きさを規格化してユニツトの実装、メモリ
容量の増設およびメモリ種類の変更に対する融通
性を増し、かつ経済性の良いメモリユニツトを提
供することにある。
タイプの異なる複数種類のメモリ素子を制御でき
るタイミング回路と、メモリ容量の異なるモジユ
ールおよびユニツトを制御するためのアドレス回
路を設けることにより、上記欠点を解決し、物理
的な大きさを規格化してユニツトの実装、メモリ
容量の増設およびメモリ種類の変更に対する融通
性を増し、かつ経済性の良いメモリユニツトを提
供することにある。
本発明によれば、異なる速度あるいは異なる容
量のメモリユニツトを構成するため、異種のメモ
リモジユール毎にその必要とするタイミングおよ
びモジユールアドレス、ユニツトアドレスを切替
えることによつて、異種メモリユニツト間で共通
化されたメモリ制御部を有するメモリユニツトを
提供することにある。
量のメモリユニツトを構成するため、異種のメモ
リモジユール毎にその必要とするタイミングおよ
びモジユールアドレス、ユニツトアドレスを切替
えることによつて、異種メモリユニツト間で共通
化されたメモリ制御部を有するメモリユニツトを
提供することにある。
次に図面を参照して本発明について説明する。
第１図は、本発明の一実施例を示すメモリシス
テムの構成図である。このシステムは完全に二重
化されており、各メモリユニツト（MUxx）３00
〜３0o，３10〜３1oは０系、１系の中央処理装置
（CC0、CC1）１，２のどちらからでもアクセス
できるようメモリバス４，５または６，７で接続
される。メモリアドレスは、片系に対して最大
4MWまであり、アドレスビツト信号は、A00〜
A21の22ビツトから成る。全メモリユニツトは物
理的に同じ大きさを持つていて、メモリユニツト
の種類は３種類存在する。すなわちサイクルタイ
ム２τで動作するメモリ容量256kWの高速メモ
リユニツト（HMU）、サイクルタイム３τで動作
する1MWの低速メモリユニツト（LMU1）そし
〓〓〓〓〓
てサイクルタイム３τで動作する4MWの低速メ
モリユニツト（LMU2）の三種類である。
テムの構成図である。このシステムは完全に二重
化されており、各メモリユニツト（MUxx）３00
〜３0o，３10〜３1oは０系、１系の中央処理装置
（CC0、CC1）１，２のどちらからでもアクセス
できるようメモリバス４，５または６，７で接続
される。メモリアドレスは、片系に対して最大
4MWまであり、アドレスビツト信号は、A00〜
A21の22ビツトから成る。全メモリユニツトは物
理的に同じ大きさを持つていて、メモリユニツト
の種類は３種類存在する。すなわちサイクルタイ
ム２τで動作するメモリ容量256kWの高速メモ
リユニツト（HMU）、サイクルタイム３τで動作
する1MWの低速メモリユニツト（LMU1）そし
〓〓〓〓〓
てサイクルタイム３τで動作する4MWの低速メ
モリユニツト（LMU2）の三種類である。
第２図は、メモリユニツトのブロツク構成図で
ある。メモリユニツト３は大きく分けて制御部８
とメモリ部９から成る。制御部８は書込データ回
路（WD）１０、アドレス回路（ADR）１１、コ
ントロールおよびタイミング回路（Ｃ＆Ｔ）１２
および読出データ回路（RD）１３から成り、メ
モリ部９は最大16個までのメモリモジユール
（MMxx）１４00〜１４15から成る。３種類のメモ
リユニツトに対応して３種類のメモリモジユール
を存在する。メモリ部に搭載するメモリモジユー
ルの種類により、その必要とするタイミング信号
あるいはアドレス信号が異なる。これらの信号切
替えのためのメモリモジユールからのメモリ種別
切替え信号１５がアドレス回路１１とコントロー
ルおよびタイミング回路１２に接続されている。
メモリモジユール１４00〜１４15は、アドレス信
号線１６とコントロールおよびタイミング信号線
１７の中から必要な信号だけを選択して使用す
る。従つて搭載するメモリモジユールの種類を変
えるだけで、異種のメモリユニツトを構成でき
る。３種類のメモリモジユールのメモリ容量は
HMU、LMU1およびLMU2それぞれに対して
16KW、64KWおよび256KWである。また各モジ
ユールに使用されているメモリ素子は、それぞれ
4KW×1bスタテイツクタイプ、16KW×1bダイ
ナミツクタイプそして64KW×1bダイナミツクタ
イプである。従つてそれぞれのモジユール番号指
定信号は第３図に示すようにＡ１４〜１７，Ａ１
６〜１９およびＡ１８〜２１となる。
ある。メモリユニツト３は大きく分けて制御部８
とメモリ部９から成る。制御部８は書込データ回
路（WD）１０、アドレス回路（ADR）１１、コ
ントロールおよびタイミング回路（Ｃ＆Ｔ）１２
および読出データ回路（RD）１３から成り、メ
モリ部９は最大16個までのメモリモジユール
（MMxx）１４00〜１４15から成る。３種類のメモ
リユニツトに対応して３種類のメモリモジユール
を存在する。メモリ部に搭載するメモリモジユー
ルの種類により、その必要とするタイミング信号
あるいはアドレス信号が異なる。これらの信号切
替えのためのメモリモジユールからのメモリ種別
切替え信号１５がアドレス回路１１とコントロー
ルおよびタイミング回路１２に接続されている。
メモリモジユール１４00〜１４15は、アドレス信
号線１６とコントロールおよびタイミング信号線
１７の中から必要な信号だけを選択して使用す
る。従つて搭載するメモリモジユールの種類を変
えるだけで、異種のメモリユニツトを構成でき
る。３種類のメモリモジユールのメモリ容量は
HMU、LMU1およびLMU2それぞれに対して
16KW、64KWおよび256KWである。また各モジ
ユールに使用されているメモリ素子は、それぞれ
4KW×1bスタテイツクタイプ、16KW×1bダイ
ナミツクタイプそして64KW×1bダイナミツクタ
イプである。従つてそれぞれのモジユール番号指
定信号は第３図に示すようにＡ１４〜１７，Ａ１
６〜１９およびＡ１８〜２１となる。
第４図にモジユール番号指定信号の選択回路を
示す。
示す。
メモリモジユール１４00〜１４15から２本のメ
モリ種別切替え信号１５０，１５１がアドレス回
路１１に接続されている。メモリ種別切替え信号
１５０，１５１の状態によりアドレスＡ１４〜Ａ
２１の中から必要な４信号が選択されている。高
速メモリモジユールが搭載された場合は高速／低
速信号１５０が“１”で16k／64k信号１５１の
状態に無関係にアドレスＡ１４〜Ａ１７が選択さ
れメモリモジユール番号MS０〜MS３になる。ま
た低速16Kb素子のメモリモジユールが使用され
た場合には、高速／低速信号１５０は“０”、
16k／64k信号１５１は“１”になり、アドレス
Ａ１６〜Ａ１９が選ばれメモリモジユール番号
MS０〜MS３になる。そして低速64Kb素子使用
のメモリモジユールの場合には、高速／低速信号
１５０、16k／64k信号１５１共に“０”となり
アドレスＡ１８〜Ａ２１がメモリモジユール番号
になる。
モリ種別切替え信号１５０，１５１がアドレス回
路１１に接続されている。メモリ種別切替え信号
１５０，１５１の状態によりアドレスＡ１４〜Ａ
２１の中から必要な４信号が選択されている。高
速メモリモジユールが搭載された場合は高速／低
速信号１５０が“１”で16k／64k信号１５１の
状態に無関係にアドレスＡ１４〜Ａ１７が選択さ
れメモリモジユール番号MS０〜MS３になる。ま
た低速16Kb素子のメモリモジユールが使用され
た場合には、高速／低速信号１５０は“０”、
16k／64k信号１５１は“１”になり、アドレス
Ａ１６〜Ａ１９が選ばれメモリモジユール番号
MS０〜MS３になる。そして低速64Kb素子使用
のメモリモジユールの場合には、高速／低速信号
１５０、16k／64k信号１５１共に“０”となり
アドレスＡ１８〜Ａ２１がメモリモジユール番号
になる。
メモリタイミング信号についても同様に高速／
低速信号１５０と16k／64k信号１５１により必
要なメモリタイミングを選択する。
低速信号１５０と16k／64k信号１５１により必
要なメモリタイミングを選択する。
次にメモリユニツト番号の指定について説明す
る。
る。
同種のメモリユニツトだけを用いてメモリシス
テムを構成する場合には、メモリユニツト間でア
ドレスが重複しないようにユニツト番号を設定で
きる。しかし、異種のメモリユニツトを用いてメ
モリシステムを構成する場合には、異種メモリユ
ニツト間でアドレスが重複することが生じる。第
５図に高速メモリユニツト（HMU）と低速メモ
リユニツト（LMU1）の間でアドレスが重複する
場合の１例を示す。この場合HMUのアドレスは
０〜256kWであり、LMU1に割当てられるアドレ
ス256kK〜1MWであるため、LMU1のアドレス０
〜256kW即ちメモリモジユール０〜３はアクセ
スを禁止されなければならない。このアドレス割
付けは第２図におけるアドレス回路１１にあるユ
ニツト番号設定スイツチにより行なわれる。
テムを構成する場合には、メモリユニツト間でア
ドレスが重複しないようにユニツト番号を設定で
きる。しかし、異種のメモリユニツトを用いてメ
モリシステムを構成する場合には、異種メモリユ
ニツト間でアドレスが重複することが生じる。第
５図に高速メモリユニツト（HMU）と低速メモ
リユニツト（LMU1）の間でアドレスが重複する
場合の１例を示す。この場合HMUのアドレスは
０〜256kWであり、LMU1に割当てられるアドレ
ス256kK〜1MWであるため、LMU1のアドレス０
〜256kW即ちメモリモジユール０〜３はアクセ
スを禁止されなければならない。このアドレス割
付けは第２図におけるアドレス回路１１にあるユ
ニツト番号設定スイツチにより行なわれる。
第５図の例では、中央処理装置からのアドレス
指定が０〜256kWの範囲の場合はHMU１８が動
作し、LMU1の動作はアドレス回路１１により禁
止される。そしてLMU1はアドレス指定の範囲が
256kW〜1MWの時だけ動作する。LMU1のメモ
リモジユールMM０〜MM３は、アクセスされな
いため搭載される必要はないが、搭載されても別
に支障はない。
指定が０〜256kWの範囲の場合はHMU１８が動
作し、LMU1の動作はアドレス回路１１により禁
止される。そしてLMU1はアドレス指定の範囲が
256kW〜1MWの時だけ動作する。LMU1のメモ
リモジユールMM０〜MM３は、アクセスされな
いため搭載される必要はないが、搭載されても別
に支障はない。
第５図の例は高速メモリユニツト（HMU）と
低速メモリユニツト（LMU1）の混用の場合があ
るが、同様にHMUとLMU2の連続アドレス割付
けもできる。また、HMUのアドレス範囲も０〜
256kWに限定されるものではなく、256〜
512kW、512〜768kWなど自由に設定することが
できる。
低速メモリユニツト（LMU1）の混用の場合があ
るが、同様にHMUとLMU2の連続アドレス割付
けもできる。また、HMUのアドレス範囲も０〜
256kWに限定されるものではなく、256〜
512kW、512〜768kWなど自由に設定することが
できる。
ここでHMUとLMUが同時に存在し、第５図の
連続アドレス空間をHMUとLMU1で構成する場
〓〓〓〓〓
合について第６図を参照して説明する。第６図に
はHMUとLMU1が同時にあるとき、または
LMU1のみ存在するときのアドレス回路１１（第
２図参照）のユニツト選択回路の構成を示してい
る。LMU1において、HMUが存在しないときは
スイツチ６１を“０”に設定する。こうすること
で、AND回路６２はＡ１８，Ａ１９に無関係に
OR回路６３からのユニツトマツチ信号が“１”
となり、LMU1が動作する。一方、HMUが存在
するときは、スイツチ６１を“１”側に設定す
る。このときはＡ１８，Ａ１９がともに“０”の
ときはOR回路６３からのユニツトマツチ信号は
出力されないため、LMU1は動作しない。このと
きはHMUが動作している。
連続アドレス空間をHMUとLMU1で構成する場
〓〓〓〓〓
合について第６図を参照して説明する。第６図に
はHMUとLMU1が同時にあるとき、または
LMU1のみ存在するときのアドレス回路１１（第
２図参照）のユニツト選択回路の構成を示してい
る。LMU1において、HMUが存在しないときは
スイツチ６１を“０”に設定する。こうすること
で、AND回路６２はＡ１８，Ａ１９に無関係に
OR回路６３からのユニツトマツチ信号が“１”
となり、LMU1が動作する。一方、HMUが存在
するときは、スイツチ６１を“１”側に設定す
る。このときはＡ１８，Ａ１９がともに“０”の
ときはOR回路６３からのユニツトマツチ信号は
出力されないため、LMU1は動作しない。このと
きはHMUが動作している。
なお、図中６４はHMU用のユニツト番号設定
スイツチ、および６５はユニツト番号設定スイツ
チ６４の設定値とＡ１８，Ａ１９と一致検出をと
るマツチヤである。
スイツチ、および６５はユニツト番号設定スイツ
チ６４の設定値とＡ１８，Ａ１９と一致検出をと
るマツチヤである。
本発明は以上説明したように一種類のメモリ制
御部で複数種類のメモリモジユールを共通に制御
できるようにしメモリユニツトの経済化をはかる
こと、およびメモリ処理速度の向上、メモリ容量
の増設に対する柔軟性を増すことに効果がある。
御部で複数種類のメモリモジユールを共通に制御
できるようにしメモリユニツトの経済化をはかる
こと、およびメモリ処理速度の向上、メモリ容量
の増設に対する柔軟性を増すことに効果がある。
第１図は本発明を実施したメモリシステムの構
成を示すブロツク図、第２図は本発明のメモリユ
ニツトの一実施例を示すブロツク図、第３図は本
発明の一実施例におけるアドレスビツト構成図、
第４図は本発明の一実施例におけるモジユール番
号指定信号の選択回路を示す回路図、第５図は本
発明の一実施例における異種メモリ間の連続アド
レス構成図、第６図はアドレス回路におけるユニ
ツト選択回路の一構成例を示すブロツク図であ
る。 １，２……中央処理装置、３00〜３0o，３10〜
３1o……メモリユニツト、４〜７……メモリバ
ス、８……制御部、９……メモリ部、１０……書
込データ回路、１４00〜１４15……メモリモジユ
ール、１５……メモリ種別切替信号線、１６……
アドレス信号線、１７……コントロール＆タイミ
ング信号線、１８……高速メモリユニツト
（HMU）、１９……低速メモリユニツト
（LMU1）。 〓〓〓〓〓
成を示すブロツク図、第２図は本発明のメモリユ
ニツトの一実施例を示すブロツク図、第３図は本
発明の一実施例におけるアドレスビツト構成図、
第４図は本発明の一実施例におけるモジユール番
号指定信号の選択回路を示す回路図、第５図は本
発明の一実施例における異種メモリ間の連続アド
レス構成図、第６図はアドレス回路におけるユニ
ツト選択回路の一構成例を示すブロツク図であ
る。 １，２……中央処理装置、３00〜３0o，３10〜
３1o……メモリユニツト、４〜７……メモリバ
ス、８……制御部、９……メモリ部、１０……書
込データ回路、１４00〜１４15……メモリモジユ
ール、１５……メモリ種別切替信号線、１６……
アドレス信号線、１７……コントロール＆タイミ
ング信号線、１８……高速メモリユニツト
（HMU）、１９……低速メモリユニツト
（LMU1）。 〓〓〓〓〓
Claims (1)
- 【特許請求の範囲】 １ 複数個のメモリモジユールを含むメモリ部
と、 該メモリ部に搭載されたメモリモジユールの種
類に応じて、該メモリモジユールから供給される
メモリ種別切替え信号によりその必要とするタイ
ミング信号を作成するタイミング回路と、前記メ
モリ種別切替え信号によりアドレスを選択するア
ドレス回路を有し、異なるメモリ容量および異な
る速度のメモリモジユールを制御できるメモリ制
御部と、 を備えたことを特徴とするメモリユニツト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136480A JPS56118157A (en) | 1980-02-21 | 1980-02-21 | Memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136480A JPS56118157A (en) | 1980-02-21 | 1980-02-21 | Memory unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56118157A JPS56118157A (en) | 1981-09-17 |
| JPS6211751B2 true JPS6211751B2 (ja) | 1987-03-14 |
Family
ID=12053031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136480A Granted JPS56118157A (en) | 1980-02-21 | 1980-02-21 | Memory unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56118157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223360U (ja) * | 1988-07-28 | 1990-02-15 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62110799U (ja) * | 1985-12-27 | 1987-07-15 | ||
| JP4583981B2 (ja) * | 2005-03-16 | 2010-11-17 | 株式会社リコー | 画像処理装置 |
-
1980
- 1980-02-21 JP JP2136480A patent/JPS56118157A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223360U (ja) * | 1988-07-28 | 1990-02-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56118157A (en) | 1981-09-17 |
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