JPS6142287B2 - - Google Patents

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JPS6142287B2
JPS6142287B2 JP54123083A JP12308379A JPS6142287B2 JP S6142287 B2 JPS6142287 B2 JP S6142287B2 JP 54123083 A JP54123083 A JP 54123083A JP 12308379 A JP12308379 A JP 12308379A JP S6142287 B2 JPS6142287 B2 JP S6142287B2
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JP
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unit
program
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JP54123083A
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JPS5547504A (en
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Shurangu Manfureeto
Furiidoritsuhi Fuerufuaa Haintsu
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Siemens AG
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Siemens AG
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Publication of JPS5547504A publication Critical patent/JPS5547504A/ja
Publication of JPS6142287B2 publication Critical patent/JPS6142287B2/ja
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1159—Image table, memory
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/10—Plc systems
    • G05B2219/11—Plc I-O input output
    • G05B2219/1188—Detection of inserted boards, inserting extra memory, availability of boards

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Automation & Control Theory (AREA)
  • Programmable Controllers (AREA)
  • Control By Computers (AREA)

Description

【発明の詳細な説明】 本発明は、制御プログラムを収容するためのプ
ログラム・メモリと接続されている中央処理装置
と、プロセスからの信号状態に対する複数個の入
力部を備えた入力ユニツトと、プロセスへの出力
状態に対する複数個の出力部を備えた出力ユニツ
トとを含むストアードプログラム制御装置に関す
る。この種のストアードプログラム制御装置は
Siemens Zeitschrift第48巻（1974）、特集“集積
モジユール・システムSIMATIC”、第43頁ないし
第46頁ならびにSiemens Zeitschrift第51巻
（1977）第261頁ないし第265頁から公知である。
公知のストアードプログラム制御装置では中央
処理装置は直接、入力ユニツトの入力部または出
力ユニツトの出力部に接続されている周辺機器た
とえば警報装置および操作装置と共同して作動す
る。このことにより制御装置の処理速度は制限さ
れる。制御プログラムはインストラクシヨンの遂
次循環的処理を指令するので、処理サイクルの間
に出力部が論理的に矛循して駆動される可能性が
ある。このことは、出力ユニツトの出力部に接続
されている周辺機器たとえば信号増幅器の短時間
応答に通じ得る。この誤動作の可能性は特に誘導
性負荷の場合に支障を生ずる。
本発明の目的は、冒頭に記載した種類のストア
ードプログラム制御装置において、処理速度を高
めるとともに、前記の誤動作の可能性を確実に除
去することである。
この目的は、本発明によれば、入力領域および
出力領域を有しプロセス写像を収容するための記
憶装置と該プロセス写像に対してアドレス的に並
列に位置するコントロールトラツクとが設けられ
ており、該コントロールトラツクには、実装され
ている入力および出力ユニツトまたは実装されて
いない入力および出力ユニツトがコントロールビ
ツトにより記入され、制御プログラムの各処理サ
イクルの開始時に入力ユニツトの入力部の信号状
態がブロツク形式でプロセス写像の入力領域に転
送され、中央処理装置がプロセス写像内にバツフ
ア記憶された信号状態により制御プログラムのイ
ンストラクシヨンを処理し、また得られた出力状
態をプロセス写像の出力領域に記憶し、各処理サ
イクルの後に出力状態がブロツク形式で出力ユニ
ツトに転送され、前記転送が前記コントロールビ
ツトにより制御されることを特徴とするストアー
ドプログラム制御装置により達成される。
本発明によるストアードプログラム制御装置で
は、中央処理装置は、制御プログラムの処理にあ
たり、入力ユニツトおよび出力ユニツトに接続さ
れている周辺機器によつて作動するのはでなく、
プロセス写像により作動する。このプロセス写像
は入力部の信号状態および出力部に対する出力状
態のバツフア記憶であり、一般に処理サイクルご
とに更新される。中央処理装置はプロセス写像の
みにより作動し、出力状態はブロツク形式で出力
ユニツトに転送されるので、出力ユニツトの出力
部に接続されている周辺機器の意図外の短時間応
答は確実に防止される。さらに、制御プログラム
の処理速度が高められる。このことは特に、周辺
機器の配置が非集中的な場合に有意義である。周
辺機器が非集中的に配置されている場合、本発明
の実施態様として、入力ユニツトの入力部の信号
状態をプロセス写像に転送するため、かつ（ある
いは）出力状態をプロセス写像から出力ユニツト
に転送するため、中央処理装置とは別に制御装置
を設けることにより、処理速度を一層高めること
が可能である。この制御装置（特にマイクロプロ
セツサが通している）は中央処理装置に対して並
列に作動し、プロセス写像の出し入れというロー
ドから中央処理装置を解放する。
以下、図面により本発明の実施例を一層詳細に
説明する。
図面には本発明によるストアードプログラム制
御装置の構成が示されている。中央処理装置
（CPU）１にはアドレス・バス２、データ・バス
３および制御バス９を介して記憶装置４と入力ユ
ニツト５および出力ユニツト６にまとめられたプ
ロセス信号入出力装置４とが接続されている。入
力ユニツト５は、警報接点として示されている周
辺機器と接続されている。入力ユニツトは、プロ
セスから到来する信号から雑音を除き、またこれ
らの信号を制御装置内部の信号レベルに適合させ
る。入力ユニツトの入力部のバイト形式の選択の
際、CPU１がこの入力ユニツトのアドレスをア
ドレス・バス上におく。CPU１のなかのアドレ
ス・デコーダ１５はアドレスを解読して、レリー
ズ信号を入力ユニツト５のレリーズ入力部Ｆに与
える。同時に制御バス９に読出し命令が読出し命
令線７を介して与えられると、アドレス指定され
た入力ユニツトは選択された入力部の信号状態を
データ・バス３を介して出力する。同時に、当該
の入力ユニツトが正常に作動すれば、確認信号が
確認信号母線１８を介してCPU１に与えられ
る。出力ユニツトは、プロセスを制御する周辺機
器たとえば電磁開閉器あるいは電磁弁と接続され
ている。出力ユニツトは命令メモリを含んでお
り、命令メモリあとに、周辺機器を直接駆動する
ための増幅器が接続されている。出力ユニツトの
出力部のバイト形式の選択の際、CPU１はこの
ユニツトのアドレスをアドレス・バス２上にお
く。アドレス・デコーダ１５は出力ユニツトをレ
リーズ入力部Ｆを介してレリーズする。同時に制
御バス９上に書込み命令が書込み命令線８を介し
て与えられると、選択された出力ユニツトの命令
メモリがデータ・バスから信号状態を受入れる。
同時に確認信号が確認信号母線１８を介して
CPU１に与えられる。
記憶装置４はワード形式に組織された書込み・
読出しメモリとして構成されている。記憶装置４
は特に、プログラム・メモリとしてのメモリ部分
PSとプロセス写像を収容するためのメモリ部分
PAとを含んでいる。プロセス写像のためのメモ
リ部分PAは入力領域Ｅおよび出力領域Ａを含ん
でいる。プログラム・メモリPSは個々のインス
トラクシヨンから構成された制御プログラムを含
んでいる。CPU１はプログラム・メモリPSの内
容を読んで翻訳する。制御プログラムのインスト
ラクシヨンに応じて、たとえば入力部から信号状
態が呼出され、演算され、演算の結果が出力状態
として得られる。CPU１は、プログラム・メモ
リPS内に記憶されている制御プログラムのイン
ストラクシヨンを遂次かつ循環的に処理する。各
プログラム・ランの開始時に先ず入力ユニツト５
のすべての入力部の信号状態がブロツク形式でプ
ロセス写像PAの入力領域Ｅに転送される。こう
してプロセス写像PAの入力領域Ｅはプログラム
処理の開始時にすべての入力部の信号状態の写像
を含むことになる。制御プログラムのインストラ
クシヨンを遂次に処理する間、CPU１は本発明
によれば専らプロセス写像PAにより作動する。
制御プログラムのインストラクシヨンにしたがつ
て入力部の信号状態を演算した結果はプロセス写
像PAの出力領域Ａに入れられる。処理サイクル
の終了時にプロセス写像PAの出力領域Ａはすべ
ての出力部に対する出力状態を含んでいる。これ
らの出力状態がブロツク形式で出力ユニツト６に
転送される。
次回の処理サイクルは入力ユニツト５の入力部
の信号状態の入力とともに再び開始する。こうし
て入力ユニツトの信号状態および出力ユニツトに
対する出力状態は各処理サイクルにおいてプロセ
ス写像PAと交換される。
既述のように、CPU１は制御プログラムのイ
ンストラクシヨンの際に直接に入力および出力ユ
ニツトにアクセスするのではなく、専ら、処理サ
イクルごとに更新されプロセス写像PAの対応す
る領域にバツフア記憶（デボジツト）されるプロ
セス写像と共同して作動する。このことにより制
御プログラムの処理速度が高められる。また、制
御プログラムの処理中に論理的に矛循した駆動が
排除されているので、出力ユニツトの出力部に接
続されている周辺機器の望ましくなく短時間応答
（ばたつき）が確実に防止される。
市販されている制御装置では一般に特定の数の
入力および出力ユニツトを接続することが可能で
ある。この制御装置がプロセスの制御のために使
用されるとき、実装可能な入力および出力ユニツ
トの全部は実装されない場合が多い。この場合、
本発明の実装態様として、実装されている入力お
よび出力ユニツトまたは実装されていない入力お
よび出力ユニツトを記入しておくコントロール・
トラツク１０を設けることは有利である。コント
ロール・トラツク１０はアドレス的にプロセス写
像PAに対して並列に位置している。コントロー
ル・トラツク１０のレリーズはレリーズ入力部
CSを介してオアゲート１４の出力信号により行
われるようになつており、このオアゲートの一方
の入力端はアドレス・デコーダ１３と、また他方
の入力端はCPU１のなかのアドレス・デコーダ
１５と接続されている。
アドレス・デコーダ１３は、プロセス写像PA
のアドレス領域がアドレス・バス２上にあると
き、レリーズ信号を発する。アドレス・デコーダ
１５は、入力および出力ユニツトのアドレス領域
がアドレス・バスス上にあるとき、レリーズ信号
を発する。したがつてコントロール・トラツク１
０は、プロセス写像の１つのアドレスあるいは入
力および出力ユニツトの１つのアドレスがアドレ
ス・バス２上にあるときは常に選択される。コン
トロール・トラツク１０のアドレス入力部はアド
レス・バス２と接続されている。コントロール・
トラツク１０のデータ入力部は確認信号母線１８
と接続されている。コントロール・トラツク１０
のデータ出力部はCPU１と接続されている。
コントロール・トラツク１０の作成は、最初に
すべての入力ユニツトおよびすべての出力ユニツ
トが非実装として記入されるという方法で行われ
得る。始動ルーチンの間にキー１７“新規始動”
が押されると、制御レジスタ１６がセツトされ、
この制御レジスタがコントロール・トラツク１０
に対して書込みレリーズ信号を発する。この書込
みレリーズ信号はアンドゲート１２の入力側に導
かれる。アンドゲート１２の第２の入力端はオア
ゲート１１を介して制御バス９の読出し命令線７
および書込み命令線８と接続されている。アンド
ゲート１２の出力はコントロール・トラツク１０
の書込み命令入力部MW（メモリ書込み）に導か
れている。始動ルーチンの間、CPU１は次々と
すべての入力ユニツト５およびすべての出力ユニ
ツト６にアクセスする。アドレス・デコーダ１５
を介して、入力および出力ユニツトに対するレリ
ーズ信号が出力される。このレリーズ信号はオア
ゲート１４を介してコントロール・トラツク１０
の選択入力部CSにもアクセスする。コントロー
ル・トラツク１０は書込み命令入力部MWを介し
て書込まれる。いま、実装されている入力ユニツ
トがアクセスされると、この入力ユニツトが確認
信号母線１８の上に確認信号を与え、この確認信
号はコントロール・トラツク１０のなかに書込ま
れる。このことは、実装されている入力および出
力ユニツトのそれぞれにおいて行われる。実装さ
れている入力および出力ユニツトの確認信号はコ
ントロール・トラツクのなかにコントロール・ビ
ツトを与える。もしアクセスされた入力および出
力ユニツトが実装されていなければ、確認信号は
現われず、当該の入力および出力ユニツトはコン
トロール・トラツク内に非実装として記入されて
いる状態にとどまる。
コントロール・トラツクの作成は、最初にすべ
ての入力および出力ユニツトを実装として記入し
ておくことによつても可能である。始動ルーチン
の間に、実装されていない入力および出力ユニツ
トのコントロールビツトはその状態を反転する。
プロセス写像PAと入力ユニツトまたは出力ユ
ニツトとの間で信号状態をブロツク形式で交換す
る際、実装されている入力および出力ユニツトし
か顧慮される必要がない。実際の制御を行うにあ
たり入力および出力ユニツトの全部は実装されて
いない場合、コントロール・トラツクの利用によ
り、プロセス写像と入力または出力ユニツトとの
間で信号状態を交換するために必要な時間が短縮
される。コントロールトラツクにより、プロセス
写像と入力ユニツトまたは出力ユニツトとの間の
ブロツク転送が加速される。
プロセス写像と入力ユニツト５または出力ユニ
ツト６との間で信号状態を交換する際、CPU１
はコントロール・トラツク１０のなかに実装とし
て記入されている入力または出力ユニツトにおい
てのみ、確認信号母線１８を経て確認信号を受け
ることを期待する。したがつて、実装されている
入力および出力ユニツトにおいてしか、制御プロ
グラムの続行あるいは“ユニツト欠陥”の警報に
ついても決定を下だす前に最大許容される確認遅
延時間を待つ必要がない。それに対して、もしコ
ントロール・トラツクが設けられていなければ、
CPUは、確認信号が到来しないたびに、実装さ
れていない入力および出力ユニツトにおいても確
認遅延時間を待たなければならないことになろ
う。
また、コントロール・トラツク１０は制御プロ
グラム内のプログラミング命令の認識をも可能に
する。制御プログラムの処理の際、コントロー
ル・トラツク内に入力あるいは出力ユニツトが非
実装として記入されているプロセス写像PA内の
アドレスがアクセスされれば、CPUはコントロ
ール・トラツク内の相応の記入からプログラミン
グ・エラーを認識する。
【図面の簡単な説明】
図面は本発明によるストアードプログラム制御
装置の構成を示すブロツク図である。 １…中央処理装置（CPU）、２…アドレス・バ
ス、３…データ・バス、４…記憶装置、５…入力
ユニツト、６…出力ユニツト、７…読出し命令
線、８…書込み命令線、９…制御バス、１０…コ
ントロール・トラツク、１１…オアゲート、１２
…アンドゲート、１３…アドレス・デコーダ、１
４…オアゲート、１５…アドレス・デコーダ、１
６…制御レジスタ、１７…キー、１８…確認信号
母線、Ａ…出力領域、CPU…中央処理装置、CS
…レリーズ入力部、Ｅ…入力領域、Ｆ…レリーズ
入力部、MW…メモリ書込み部、PA…プロセス
写像、PS…プログラム・メモリ。

Claims (1)

  1. 【特許請求の範囲】 １ 制御プログラムを収容するプログラムメモリ
    と接続されている中央処理装置と、プロセスから
    の信号状態に対する複数個の入力部を備えた入力
    ユニツトと、プロセスへの出力状態に対する複数
    個の出力部を備えた出力ユニツトとを含むストア
    ードプログラム制御装置において、 入力領域および出力領域を有しプロセス写像を
    収容するための記憶装置と、該プロセス写像に対
    してアドレス的に並列に位置するコントロールト
    ラツクとが設けられており、該コントロールトラ
    ツクには実装されている入力および出力ユニツト
    または実装されていない入力および出力ユニツト
    がコントロールビツトにより記入され、 制御プログラムの各処理サイクルの開始時に入
    力ユニツトの入力部の信号状態がブロツク形式で
    プロセス写像の入力域に転送され、 中央処理装置がプロセス写像内にバツフア記憶
    された信号状態により制御プログラムのインスト
    ラクシヨンを処理し、また得られた出力状態をプ
    ロセス写像の出力領域に記憶し、 各処理サイクルの後に出力状態がブロツク形式
    で出力ユニツトに転送され、 前記転送が前記コントロールビツトにより制御
    される、 ことを特徴とするストアードプログラム制御装
    置。
JP12308379A 1978-09-28 1979-09-25 Stored program controller Granted JPS5547504A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19782842372 DE2842372A1 (de) 1978-09-28 1978-09-28 Speicherprogrammierbare steuerung

Publications (2)

Publication Number Publication Date
JPS5547504A JPS5547504A (en) 1980-04-04
JPS6142287B2 true JPS6142287B2 (ja) 1986-09-20

Family

ID=6050782

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12308379A Granted JPS5547504A (en) 1978-09-28 1979-09-25 Stored program controller

Country Status (4)

Country Link
US (1) US4314354A (ja)
EP (1) EP0010170B1 (ja)
JP (1) JPS5547504A (ja)
DE (2) DE2842372A1 (ja)

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