JPS5948402B2 - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS5948402B2 JPS5948402B2 JP14755976A JP14755976A JPS5948402B2 JP S5948402 B2 JPS5948402 B2 JP S5948402B2 JP 14755976 A JP14755976 A JP 14755976A JP 14755976 A JP14755976 A JP 14755976A JP S5948402 B2 JPS5948402 B2 JP S5948402B2
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1125—I-O addressing
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1188—Detection of inserted boards, inserting extra memory, availability of boards
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
- Control By Computers (AREA)
Description
【発明の詳細な説明】
本発明は、ストアートプログラム方式のシーケンスコン
トローラ、さらに詳しくは、入出力カードの全てを順次
指定して入力要素のオンオフ信号を記憶手段に記憶させ
る信号入力動作と、あらかじめプログラムされた一連の
シーケンスプログラムを順次実行して記憶手段に記憶さ
れた入出力要素の状態をテストして出力要素のオンオフ
情報を書換えを動作を行う演算動作と、この演算動作に
より書換えられたオンオフ情報を前記入出力カードを順
次選択して出力する信号出力動作とを順次繰返してシー
ケンス制御を行うようにしたシーケンスコントローラに
関するものである。
トローラ、さらに詳しくは、入出力カードの全てを順次
指定して入力要素のオンオフ信号を記憶手段に記憶させ
る信号入力動作と、あらかじめプログラムされた一連の
シーケンスプログラムを順次実行して記憶手段に記憶さ
れた入出力要素の状態をテストして出力要素のオンオフ
情報を書換えを動作を行う演算動作と、この演算動作に
より書換えられたオンオフ情報を前記入出力カードを順
次選択して出力する信号出力動作とを順次繰返してシー
ケンス制御を行うようにしたシーケンスコントローラに
関するものである。
本発明の目的とするところは、複数の接続端子の内のい
ずれの接続端子にも入力カードまたは出力カードを接続
できるようにし、入出力カードの配置換え、入出力カー
ドの比率等が容易に変更できるシーケンスコントローラ
を提供することにある。
ずれの接続端子にも入力カードまたは出力カードを接続
できるようにし、入出力カードの配置換え、入出力カー
ドの比率等が容易に変更できるシーケンスコントローラ
を提供することにある。
一般にかかるシーケンスコントローラにおいては、シー
ケンスプログラムの実行に先立つて、入力カードを順次
選択して入力要素の開閉状態をオンオフ信号として読込
むとともに、この読込まれたオンオフ信号を選択された
入力カードに対応する記憶エリアに記憶し、シーケンス
プログラムの実行後、出力カードに対応する記憶エリア
のオンオフ情報に基づいて出力要素を付勢無勢するよう
になつている。
ケンスプログラムの実行に先立つて、入力カードを順次
選択して入力要素の開閉状態をオンオフ信号として読込
むとともに、この読込まれたオンオフ信号を選択された
入力カードに対応する記憶エリアに記憶し、シーケンス
プログラムの実行後、出力カードに対応する記憶エリア
のオンオフ情報に基づいて出力要素を付勢無勢するよう
になつている。
したがつて、かかるシーケンスコントローラにおいては
、入カカードと出力カードとを何らかの方法で区別し、
入力要素の開閉状態を記憶装置に読込む場合には出力カ
ードを選択しないようにしないと、出力カードには出力
要素を付勢無勢するオンオフ情報をフイードバツクする
回路がないため記憶手段の各エリアの内、出力カードに
対応する記憶エリアには空の情報（オール゛１１または
オール１０１の情報）が記憶されてしまうことになり、
この空情報がオンオフ情報として読出されると、出力要
素の全てが付勢または無勢されることになり制御が不能
となる。
、入カカードと出力カードとを何らかの方法で区別し、
入力要素の開閉状態を記憶装置に読込む場合には出力カ
ードを選択しないようにしないと、出力カードには出力
要素を付勢無勢するオンオフ情報をフイードバツクする
回路がないため記憶手段の各エリアの内、出力カードに
対応する記憶エリアには空の情報（オール゛１１または
オール１０１の情報）が記憶されてしまうことになり、
この空情報がオンオフ情報として読出されると、出力要
素の全てが付勢または無勢されることになり制御が不能
となる。
このため、従来においては、入カカードを接続する接続
端子と出力カードを接続する接続端子とをあらかじめ定
めておき、入力要素の開閉状態を読込む場合には入カカ
ードの接続されている接続端子のみを選択して書換えを
行うようにしていた。
端子と出力カードを接続する接続端子とをあらかじめ定
めておき、入力要素の開閉状態を読込む場合には入カカ
ードの接続されている接続端子のみを選択して書換えを
行うようにしていた。
しかしながら、かかる方法においては、入出力カードの
接続できる接続端子が決まつてしまい、入出力カードの
配置換え、入出力カードの比率の変更等が全くできない
欠点を有していた。杢発明はかかる欠点をなくすために
なされたもので、入カカードまたは出力カードに、選択
されたカードが入カカードであるか出力カードであるか
を表す信号発生回路を設けるとともに、演算手段をコン
ピユータにて構成し、かかるコンピユータは、信号入力
時においては、入出力カードを無差別に一定順序で指定
して出力カードが選択された場合には記憶手段に記憶さ
れているオンオフ信号の書換えを行わないようにし、演
算動作時においては、記憶手段に記憶されたオンオフ信
号のみに基づいて一連のシーケンスプログラムを実行す
るようにしたことを特徴とするものである。
接続できる接続端子が決まつてしまい、入出力カードの
配置換え、入出力カードの比率の変更等が全くできない
欠点を有していた。杢発明はかかる欠点をなくすために
なされたもので、入カカードまたは出力カードに、選択
されたカードが入カカードであるか出力カードであるか
を表す信号発生回路を設けるとともに、演算手段をコン
ピユータにて構成し、かかるコンピユータは、信号入力
時においては、入出力カードを無差別に一定順序で指定
して出力カードが選択された場合には記憶手段に記憶さ
れているオンオフ信号の書換えを行わないようにし、演
算動作時においては、記憶手段に記憶されたオンオフ信
号のみに基づいて一連のシーケンスプログラムを実行す
るようにしたことを特徴とするものである。
以下本発明の実施例を図面に基づいて説明する。第１図
において、１０ａ〜１０ｎは複数の接続端子で、これら
の接続端子１０ａ〜１０ｎには、押ボタンスイツチＰＳ
１０，ＰＳ２０、リミツトスイツチＬＳ３等の入力要素
の接続された入カカード１１、またはリレ−ＣＲ１、ソ
レノイドＳＯＬ１１，ＳＯＬ１２等の出力要素が接続さ
れた出力カード１２が任意の場所に接続されている。
において、１０ａ〜１０ｎは複数の接続端子で、これら
の接続端子１０ａ〜１０ｎには、押ボタンスイツチＰＳ
１０，ＰＳ２０、リミツトスイツチＬＳ３等の入力要素
の接続された入カカード１１、またはリレ−ＣＲ１、ソ
レノイドＳＯＬ１１，ＳＯＬ１２等の出力要素が接続さ
れた出力カード１２が任意の場所に接続されている。
そして、これらの接続端子１０ａ〜１０ｎは入出カバス
ラインＩＯＢ、信号線１３，１４に並列的に接続され、
入出力バスラインＩＯＢはデータバスＤＢに接続されて
いる。また、これらの接続端子１０ａ〜１０ｎにはカー
ドセレクタ１５より選択信号ＣＳが与えられるようにな
つており、選択信号ＣＳの与えられた接続端子に接続さ
れている入カカード１１または出力カード１２が選択さ
れる。これにより、入カカード１１または出力カード１
２とデータバスＤＢとの間で、入力要素のオンオフ信号
または出力要素のオンオフ情報が、１カード単位例えば
１カード当りの出力要素の数が８箇であれば８ビツト単
位で授受される。なお、入カカード１２には選択信号Ｃ
Ｓが与えられると信号線１４に対して書込み許容信号Ｗ
ＥＮを送出する信号発生回路が設けられている。１９は
接続端子１０ａ〜１０ｎと対応した数の記憶エリア、例
えば１つの記憶エリアが８ビツト１ワードで構成されて
いるものとすれば、接続端子１０ａ〜１０ｎと同数のワ
ード数を有する書換え可能な記憶装置で、この記憶装置
１９の記憶エリア内、入カカード１１の接続された接続
端子に対応する記憶エリアには入力要素から送出される
オンオフ信号が８ビツト単位で記憶され、出力カード１
２の接続された接続端子に対応する記憶エリアには出力
要素を付勢無勢するオンオフ情報が記憶される。
ラインＩＯＢ、信号線１３，１４に並列的に接続され、
入出力バスラインＩＯＢはデータバスＤＢに接続されて
いる。また、これらの接続端子１０ａ〜１０ｎにはカー
ドセレクタ１５より選択信号ＣＳが与えられるようにな
つており、選択信号ＣＳの与えられた接続端子に接続さ
れている入カカード１１または出力カード１２が選択さ
れる。これにより、入カカード１１または出力カード１
２とデータバスＤＢとの間で、入力要素のオンオフ信号
または出力要素のオンオフ情報が、１カード単位例えば
１カード当りの出力要素の数が８箇であれば８ビツト単
位で授受される。なお、入カカード１２には選択信号Ｃ
Ｓが与えられると信号線１４に対して書込み許容信号Ｗ
ＥＮを送出する信号発生回路が設けられている。１９は
接続端子１０ａ〜１０ｎと対応した数の記憶エリア、例
えば１つの記憶エリアが８ビツト１ワードで構成されて
いるものとすれば、接続端子１０ａ〜１０ｎと同数のワ
ード数を有する書換え可能な記憶装置で、この記憶装置
１９の記憶エリア内、入カカード１１の接続された接続
端子に対応する記憶エリアには入力要素から送出される
オンオフ信号が８ビツト単位で記憶され、出力カード１
２の接続された接続端子に対応する記憶エリアには出力
要素を付勢無勢するオンオフ情報が記憶される。
そして、後述する演算制御装置１６より読出し書込み制
御回路２０に対して書込み命令ＷＲＩＴＥが与えられる
と、データバスＤＢに出力されている入力要素のオンオ
フ信号が、選択された入カカード１１に対応する記憶エ
リアに新たなオンオフ信号として書込まれ、読出し命令
ＲＥＡＤが与えられると、選択された出力カード１２に
対応する記憶エリアに記憶されているオンオフ情報が読
出され、データバスＤＢに送出される。演算制御装置１
６は一例としてマイクロプロセツサ等の小形のコンピユ
ータで構成され、主記憶装置１７に記憶された主プログ
ラムに基づき、入力要素のオンオフ信号の読込み、シー
ケンスプログラムの実行、出力要素を付勢無勢するオン
オフ情報の読出し実行の３つのステツプを繰返し行うよ
うになつている。
御回路２０に対して書込み命令ＷＲＩＴＥが与えられる
と、データバスＤＢに出力されている入力要素のオンオ
フ信号が、選択された入カカード１１に対応する記憶エ
リアに新たなオンオフ信号として書込まれ、読出し命令
ＲＥＡＤが与えられると、選択された出力カード１２に
対応する記憶エリアに記憶されているオンオフ情報が読
出され、データバスＤＢに送出される。演算制御装置１
６は一例としてマイクロプロセツサ等の小形のコンピユ
ータで構成され、主記憶装置１７に記憶された主プログ
ラムに基づき、入力要素のオンオフ信号の読込み、シー
ケンスプログラムの実行、出力要素を付勢無勢するオン
オフ情報の読出し実行の３つのステツプを繰返し行うよ
うになつている。
先ず入力要素のオンオフ信号を読込むステツプでは、接
続端子１０ａ〜１０ｎに対応するアドレスデータをアド
レスバスＡＢを介してカードセレクタ１５に送出し、接
続端子１０ａ〜１０ｎに接続されている入カカード１１
または出力カード１２を無差別に順次選択する。
続端子１０ａ〜１０ｎに対応するアドレスデータをアド
レスバスＡＢを介してカードセレクタ１５に送出し、接
続端子１０ａ〜１０ｎに接続されている入カカード１１
または出力カード１２を無差別に順次選択する。
そして、選択されたカードが入カカード１１であつて信
号線１４を介して書込み許容信号ＷＥＮが演算制御装置
１６に与れられると、入出力データバスＩＯＢを介して
データバスに出力されている８ビツト単位のオンオフ信
号を、記憶装置１９の各記憶エリア内、選択された入出
力カードの接続されている接続端子に対応した記憶エリ
アに書込む。次のシーケンスプログラムを実行するステ
ツプでは、読出し制御回路１８に読出し命令ＲＥＡＤを
与えて主記憶回路１７に記憶されたシーケンスプログラ
ムを順次読出し、読出されたプログラムが入出力要素の
オンオフをテストする命令であれば、記憶装置１９に記
憶されている入力要素のオンオフ信号または出力要素の
オンオフ情報の内、プログラムで指定された入出力要素
に対応するデータを読み出しテストを行い、読出された
プログラムがテスト結果に基づいて出力要素を付勢無勢
する命令であれば、テスト結果に基づいて、プログラム
によつて指定された出力要素に対応する記憶エリアのオ
ンオフ情報を書きかえて行く。
号線１４を介して書込み許容信号ＷＥＮが演算制御装置
１６に与れられると、入出力データバスＩＯＢを介して
データバスに出力されている８ビツト単位のオンオフ信
号を、記憶装置１９の各記憶エリア内、選択された入出
力カードの接続されている接続端子に対応した記憶エリ
アに書込む。次のシーケンスプログラムを実行するステ
ツプでは、読出し制御回路１８に読出し命令ＲＥＡＤを
与えて主記憶回路１７に記憶されたシーケンスプログラ
ムを順次読出し、読出されたプログラムが入出力要素の
オンオフをテストする命令であれば、記憶装置１９に記
憶されている入力要素のオンオフ信号または出力要素の
オンオフ情報の内、プログラムで指定された入出力要素
に対応するデータを読み出しテストを行い、読出された
プログラムがテスト結果に基づいて出力要素を付勢無勢
する命令であれば、テスト結果に基づいて、プログラム
によつて指定された出力要素に対応する記憶エリアのオ
ンオフ情報を書きかえて行く。
そして、オンオフ情報を読出すステツプでは、接続端子
１０ａ〜１０ｎに対応するアドレスデータをカードセレ
クタ１５に与えて入出力カードを無差別に順次選択し、
記憶装置１９から選択された入出力カードに対応する記
憶エリアに記憶されているオンオフ信号またはオンオフ
情報を読出してデータバスＤＢに出力する。入カカード
１１はオンオフ信号が与えられてもこの信号を読込む機
能はないため、記憶装置１９の出力カードに対応する記
憶エリアから読出されたオンオフ情報のみが対応する出
力カード１２によつて読込まれる。これにより、選択さ
れた出力カード１２に接続されている８箇の出力要素が
同時に付勢または無勢される。第２図は入カカード１１
の一例を示す回路で、８個の入力端子１。
１０ａ〜１０ｎに対応するアドレスデータをカードセレ
クタ１５に与えて入出力カードを無差別に順次選択し、
記憶装置１９から選択された入出力カードに対応する記
憶エリアに記憶されているオンオフ信号またはオンオフ
情報を読出してデータバスＤＢに出力する。入カカード
１１はオンオフ信号が与えられてもこの信号を読込む機
能はないため、記憶装置１９の出力カードに対応する記
憶エリアから読出されたオンオフ情報のみが対応する出
力カード１２によつて読込まれる。これにより、選択さ
れた出力カード１２に接続されている８箇の出力要素が
同時に付勢または無勢される。第２図は入カカード１１
の一例を示す回路で、８個の入力端子１。
−１７には押ボタンスイツチＰＳ１０，ＰＳ２０、リミ
ツトスイツチＬＳ３，ＬＳ２７等の入力要素の一端が接
続され、これらの入力要素が閉じられると交流電圧がレ
ベル変換器ＬＣｏ−ＬＣ７に与えられる。このレベル変
換器ＬＣｏ−ＬＣ７は与えられた交流電圧を例えばＴＴ
Ｌレベルの信号に変換するもので、これらのレベル変換
器ＬＣｏ−ＬＣ７から出力される信号はナンドゲートＮ
Ｇｏ−ＮＧ７の一方の入力端子に与えられる。そして、
このナンドゲートＮＧｏ〜ＮＧ７から出力されるオンオ
フ信号が、入カカードの接続された接続端子、例えば１
０ａを介して入出力バスＩＯＢに出力される。なお、こ
のナンドゲートＮＧｏ−ＮＧ７は、このナンドゲー卜Ｎ
Ｇｏ−ＮＧ７から出力されるオンオフ信号と記憶装置１
９、演算制御装置１６等から送出されるオンオフ信号と
が干渉しないようにオープンコレクタ出力部を有する■
Ｃが使用されており、演算制御回路１６、主記憶装置１
７、記憶装置１９の出力段も同様の■Ｃで構成されてい
る。一方、カードセレクタ１５から送出される選択信号
ＣＳは接続端子１０ａを介してバツフアアンプとして動
作するインバータＩＮ■１の入力端子に与えられ、この
インバータＩＮ■１より出力される反転信号はインバー
タＩＮＶ２にて再び反転されナンドゲートＮＧｏ−ＮＧ
７の全ての入力端子に与えられるようになつている。
ツトスイツチＬＳ３，ＬＳ２７等の入力要素の一端が接
続され、これらの入力要素が閉じられると交流電圧がレ
ベル変換器ＬＣｏ−ＬＣ７に与えられる。このレベル変
換器ＬＣｏ−ＬＣ７は与えられた交流電圧を例えばＴＴ
Ｌレベルの信号に変換するもので、これらのレベル変換
器ＬＣｏ−ＬＣ７から出力される信号はナンドゲートＮ
Ｇｏ−ＮＧ７の一方の入力端子に与えられる。そして、
このナンドゲートＮＧｏ〜ＮＧ７から出力されるオンオ
フ信号が、入カカードの接続された接続端子、例えば１
０ａを介して入出力バスＩＯＢに出力される。なお、こ
のナンドゲートＮＧｏ−ＮＧ７は、このナンドゲー卜Ｎ
Ｇｏ−ＮＧ７から出力されるオンオフ信号と記憶装置１
９、演算制御装置１６等から送出されるオンオフ信号と
が干渉しないようにオープンコレクタ出力部を有する■
Ｃが使用されており、演算制御回路１６、主記憶装置１
７、記憶装置１９の出力段も同様の■Ｃで構成されてい
る。一方、カードセレクタ１５から送出される選択信号
ＣＳは接続端子１０ａを介してバツフアアンプとして動
作するインバータＩＮ■１の入力端子に与えられ、この
インバータＩＮ■１より出力される反転信号はインバー
タＩＮＶ２にて再び反転されナンドゲートＮＧｏ−ＮＧ
７の全ての入力端子に与えられるようになつている。
したがつて、この入カカード１１に選択信号ＣＳが与え
られると、ナンドゲートＮＧｏ−ＮＧ７が全て開かれ、
入力要素のオンオフ信号が入カバスＩＯＢに出力される
。さらに、入カカード１２にはインバータＩＮＶ３によ
つて構成される信号発生回路２１が設けられており、選
択信号ＣＳが与えられると、インバータＩＮ■３より書
込み許容信号ＷＥＮが送出される。これにより、演算制
御装置１９は、接続端子１０ａに接続されているのが入
カカード１１であることを判別し、入出力バスＩＯＢに
出力されている８ビツトのオンオフ信号を、記憶装置１
９の各エリアの内、接続端子１０ａに対応する記憶エリ
アに記憶する。第３図は出力カード１２の一例を示す回
路で、入出力バスＩＯＢより出力されるオンオフ情報は
出力カード１２の接続されている接続端子、例えば１０
ｂを介してラツチ回路３１の入力端子に接続されている
。
られると、ナンドゲートＮＧｏ−ＮＧ７が全て開かれ、
入力要素のオンオフ信号が入カバスＩＯＢに出力される
。さらに、入カカード１２にはインバータＩＮＶ３によ
つて構成される信号発生回路２１が設けられており、選
択信号ＣＳが与えられると、インバータＩＮ■３より書
込み許容信号ＷＥＮが送出される。これにより、演算制
御装置１９は、接続端子１０ａに接続されているのが入
カカード１１であることを判別し、入出力バスＩＯＢに
出力されている８ビツトのオンオフ信号を、記憶装置１
９の各エリアの内、接続端子１０ａに対応する記憶エリ
アに記憶する。第３図は出力カード１２の一例を示す回
路で、入出力バスＩＯＢより出力されるオンオフ情報は
出力カード１２の接続されている接続端子、例えば１０
ｂを介してラツチ回路３１の入力端子に接続されている
。
このラツチ回路３１は入力端子に与えられているオンオ
フ情報をトリガ端子Ｔに信号が与えられたタイミングで
読込んで記憶し、新しいオンオフ情報が与えられるまで
、記憶されたオンオフ情報を出力するもので、このラツ
チ回路３１より出力されたオンオフ情報は電カスイツチ
ＰＣ０−ＰＣ７に与えられる。なお、この電カスイツチ
ＰＣ０−ＰＣ７は出力端子０。−０７に接続されたリレ
−ＣＲ１，ＣＲ２０、ソレノイドＳＯＬ１１，ＳＯＬ１
２等の出力要素を、オンオフ情報に応じて付勢無勢する
ものである。一方、カードセレクタ１５から送出される
選択信号ＣＳおよび演算制御装置１６より送出される書
込み命令ＷＲＩＴＥは接続端子１０ｂを介してアンドゲ
ートＡＧ１の両入力端子に与えられ、このアンドゲート
ＡＧ１から出される信号がラツチ回路３１のトリガ端子
Ｔに与えられるようになつている。
フ情報をトリガ端子Ｔに信号が与えられたタイミングで
読込んで記憶し、新しいオンオフ情報が与えられるまで
、記憶されたオンオフ情報を出力するもので、このラツ
チ回路３１より出力されたオンオフ情報は電カスイツチ
ＰＣ０−ＰＣ７に与えられる。なお、この電カスイツチ
ＰＣ０−ＰＣ７は出力端子０。−０７に接続されたリレ
−ＣＲ１，ＣＲ２０、ソレノイドＳＯＬ１１，ＳＯＬ１
２等の出力要素を、オンオフ情報に応じて付勢無勢する
ものである。一方、カードセレクタ１５から送出される
選択信号ＣＳおよび演算制御装置１６より送出される書
込み命令ＷＲＩＴＥは接続端子１０ｂを介してアンドゲ
ートＡＧ１の両入力端子に与えられ、このアンドゲート
ＡＧ１から出される信号がラツチ回路３１のトリガ端子
Ｔに与えられるようになつている。
したがつて、カードセレクタ１５により接続端子１０ｂ
に接続されている出力カード１２が選択され、演算制御
回路１６より書込み命令ＷＲＩＴＥが送出されると、入
出力バスＩＯＢに出力されているオンオフ情報がラツチ
回路３１に読込まれ、出力要素が付勢無勢される。なお
、出力カード１２には入出力カード１１のように信号発
生回路２１は設けられておらず、出カカード１２にカー
ド選択信号ＣＳが与えられても書込み許容信号ＷＥＮは
送出されない。
に接続されている出力カード１２が選択され、演算制御
回路１６より書込み命令ＷＲＩＴＥが送出されると、入
出力バスＩＯＢに出力されているオンオフ情報がラツチ
回路３１に読込まれ、出力要素が付勢無勢される。なお
、出力カード１２には入出力カード１１のように信号発
生回路２１は設けられておらず、出カカード１２にカー
ド選択信号ＣＳが与えられても書込み許容信号ＷＥＮは
送出されない。
したがつて、入力要素のオンオフ信号を読込むステツプ
で、出力カード１２の接続された接続端子１０ｂが選択
された場合には、記憶装置１９の接続端子１０ｂに対応
する記憶エリアの書換えは行われず、この記憶エリアに
記憶されているオンオフ情報が、オール”１６またはオ
ール゛Ｏ６の空情報に書換えられることを回避できる。
また、本実施例においては、入カカード１１のみに書込
み許容信号ＷＥＮを発生する信号発生回路２１を設けた
が、出力カードのみに書込み禁止信号を発生する回路を
設けて出力カードを識別するようにしてもよいし、入カ
カード１１と出力カード１２とに書込み許容信号を発生
する回路と書込み禁止信号を発生する回路とをそれぞれ
設け両者のインタロツクを取つて書込みを制御するよう
にしてもよい。
で、出力カード１２の接続された接続端子１０ｂが選択
された場合には、記憶装置１９の接続端子１０ｂに対応
する記憶エリアの書換えは行われず、この記憶エリアに
記憶されているオンオフ情報が、オール”１６またはオ
ール゛Ｏ６の空情報に書換えられることを回避できる。
また、本実施例においては、入カカード１１のみに書込
み許容信号ＷＥＮを発生する信号発生回路２１を設けた
が、出力カードのみに書込み禁止信号を発生する回路を
設けて出力カードを識別するようにしてもよいし、入カ
カード１１と出力カード１２とに書込み許容信号を発生
する回路と書込み禁止信号を発生する回路とをそれぞれ
設け両者のインタロツクを取つて書込みを制御するよう
にしてもよい。
以上述べたごとく本発明のシーケンスコントローラにお
いては、入カカードまたは出力カードに、選択されたカ
ードが入カカードであるか出力カードであるかを表わす
信号発生回路を設けるとともに、入出力カードを無差別
に一定順序で指定し、出力カードが選択された場合には
記憶装置の書換えを行わないようにしたから、出力カー
ドに対応する記憶エリアのオンオフ情報が空情報に書換
えられることを防止でき、入出力カードを任意の接続端
子に接続して入出力カードの配置換え、入出カカードの
比率の変更を自由に行うことができる利点を有している
。
いては、入カカードまたは出力カードに、選択されたカ
ードが入カカードであるか出力カードであるかを表わす
信号発生回路を設けるとともに、入出力カードを無差別
に一定順序で指定し、出力カードが選択された場合には
記憶装置の書換えを行わないようにしたから、出力カー
ドに対応する記憶エリアのオンオフ情報が空情報に書換
えられることを防止でき、入出力カードを任意の接続端
子に接続して入出力カードの配置換え、入出カカードの
比率の変更を自由に行うことができる利点を有している
。
また、本発明においては、演算処理手段をコンピユータ
とし、信号入力時においては、このコンピユータによつ
て入出力カードの判定を行つて記憶手段へのオンオフ信
号の書込みを制御しているので外部付加回路が増大する
問題がなく、ハードウエアを簡単にできる利点がある。
とし、信号入力時においては、このコンピユータによつ
て入出力カードの判定を行つて記憶手段へのオンオフ信
号の書込みを制御しているので外部付加回路が増大する
問題がなく、ハードウエアを簡単にできる利点がある。
さらに、演算処理時においては、記憶手段のオンオフ信
号だけに基づいてシーケンスプログラムを実行するため
、演算処理の途中で入カカードからのオンオフ信号と記
憶手段のオンオフ信号のオア演算を行う必要がなく、か
かる演算処理をソフトウエアで行う場合に問題となる演
算処理時間の増大を防止できる利点がある。
号だけに基づいてシーケンスプログラムを実行するため
、演算処理の途中で入カカードからのオンオフ信号と記
憶手段のオンオフ信号のオア演算を行う必要がなく、か
かる演算処理をソフトウエアで行う場合に問題となる演
算処理時間の増大を防止できる利点がある。
第１図は本発明によるシーケンスコントローラの実施例
を示すブロツク図、第２図は第１図における入カカード
１１の具体的な回路図、第３図は第１図における出力カ
ード１２の具体的な回路図を示すものである。 １０ａ〜１０ｎ・・・・・・接続端子、１１・・・・・
・入カカード、１２・・・・・・出力カード、１５・・
・・・・カードセレクタ、１６・・・・・・演算制御装
置、１７・・・・・・主記憶装置、１９・・・・・・記
憶装置、２１・・・・・・信号発生回路、ＣＲ１，ＣＲ
２０・・・・・・リレー、Ｉｏ−１７・・・・・・入力
端子、ＬＣｏ−ＬＣ７・・・・・ルベル変換器、ＬＳ３
，ＬＳ２７・・・・・・リミツトスイツチ、００〜０７
・・・・・・出力端子、ＰＣ０−ＰＣ７・・・・・・電
カスイツチ、ＰＳ１０，ＰＳ２０・・・・・・押ボタン
スイツチ、ＳＯＬ１１，ＳＯＬ１２・・・・・・ソレノ
イド。
を示すブロツク図、第２図は第１図における入カカード
１１の具体的な回路図、第３図は第１図における出力カ
ード１２の具体的な回路図を示すものである。 １０ａ〜１０ｎ・・・・・・接続端子、１１・・・・・
・入カカード、１２・・・・・・出力カード、１５・・
・・・・カードセレクタ、１６・・・・・・演算制御装
置、１７・・・・・・主記憶装置、１９・・・・・・記
憶装置、２１・・・・・・信号発生回路、ＣＲ１，ＣＲ
２０・・・・・・リレー、Ｉｏ−１７・・・・・・入力
端子、ＬＣｏ−ＬＣ７・・・・・ルベル変換器、ＬＳ３
，ＬＳ２７・・・・・・リミツトスイツチ、００〜０７
・・・・・・出力端子、ＰＣ０−ＰＣ７・・・・・・電
カスイツチ、ＰＳ１０，ＰＳ２０・・・・・・押ボタン
スイツチ、ＳＯＬ１１，ＳＯＬ１２・・・・・・ソレノ
イド。
Claims (1)
- １ 単数または複数の入力端子を有しリミットスイッチ
等の入力要素の開閉状態をオンオフ信号に変換する入力
カードと、単数または複数の出力端子を有しリレー等の
出力要素を付勢無勢する出力カードと、これらの入出力
カードの接続される複数の接続端子と、この接続端子に
対応した数の記憶エリアを有しこれらの記憶エリアにオ
ンオフ情報を記憶する書換え可能な記憶手段と、前記入
出力カードの全てを順次指定して前記入力要素のオンオ
フ信号を前記記憶手段に記憶させる信号入力動作、あら
かじめプログラムされた一連のシーケンスプログラムを
順次実行して前記記憶手段に記憶された入出力要素の状
態をテストして出力要素のオンオフ情報を書換える動作
を行う演算動作、およびこの演算動作により書換えられ
たオンオフ情報を前記入出力カードを順次選択して出力
する信号出力動作とを順次繰返す演算制御手段とを有す
るシーケンスコントローラにおいて、前記入力カードま
たは出力カードに、選択されたカードが入力カードであ
るか出力カードであるかを表す信号発生回路を設けると
ともに、前記演算手段をコンピュータによつて構成し、
このコンピュータは、前記信号入力動作時においては、
前記信号発生回路からの出力信号に基づいて入力カード
が選ばれたか否かを判定して入力カードが選ばれた場合
のみオンオフ信号を前記記憶手段に書込み、前記演算動
作時においては、前記記憶手段に記憶されているオンオ
フ信号のみに基づいて一連のシーケンスプログラムを実
行するものであることを特徴とするシーケンスコントロ
ーラ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14755976A JPS5948402B2 (ja) | 1976-12-08 | 1976-12-08 | シ−ケンスコントロ−ラ |
| GB4815677A GB1580808A (en) | 1976-12-08 | 1977-11-18 | Sequence controller with a state memory for input and output elements |
| FR7737077A FR2393358A1 (fr) | 1976-12-08 | 1977-12-08 | Sequenceur programmable |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14755976A JPS5948402B2 (ja) | 1976-12-08 | 1976-12-08 | シ−ケンスコントロ−ラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5371773A JPS5371773A (en) | 1978-06-26 |
| JPS5948402B2 true JPS5948402B2 (ja) | 1984-11-26 |
Family
ID=15433070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14755976A Expired JPS5948402B2 (ja) | 1976-12-08 | 1976-12-08 | シ−ケンスコントロ−ラ |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS5948402B2 (ja) |
| FR (1) | FR2393358A1 (ja) |
| GB (1) | GB1580808A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2842372A1 (de) * | 1978-09-28 | 1980-04-10 | Siemens Ag | Speicherprogrammierbare steuerung |
| US4387442A (en) * | 1980-10-01 | 1983-06-07 | International Business Machines Corporation | Controlled machine inhibition when control module is absent |
| EP0216336B1 (en) * | 1985-09-27 | 1991-03-27 | Allen-Bradley Company, Inc. | Programmable controller with self testing i/o structure |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4993002U (ja) * | 1972-11-30 | 1974-08-12 | ||
| US3974487A (en) * | 1973-07-05 | 1976-08-10 | Kokusai Denshin Denwa Kabushiki Kaisha | Magnetic bubble transmission system |
| US3942158A (en) * | 1974-05-24 | 1976-03-02 | Allen-Bradley Company | Programmable logic controller |
| JPS5062106U (ja) * | 1974-08-22 | 1975-06-06 |
-
1976
- 1976-12-08 JP JP14755976A patent/JPS5948402B2/ja not_active Expired
-
1977
- 1977-11-18 GB GB4815677A patent/GB1580808A/en not_active Expired
- 1977-12-08 FR FR7737077A patent/FR2393358A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2393358B1 (ja) | 1981-06-26 |
| JPS5371773A (en) | 1978-06-26 |
| FR2393358A1 (fr) | 1978-12-29 |
| GB1580808A (en) | 1980-12-03 |
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