JPS603205B2 - シーケンスコントローラ - Google Patents

Description

【発明の詳細な説明】 本発明はリレー等の出力要素のオンオフ状態を出力デー
タメモ川こ記憶せしめ、出力要素のテストを行う場合に
はこの世力データメモリに記憶されたオンオフ信号によ
ってテストを行うようにしたシーケンスコントローラに
関する。

一般にかかるシーケンスコントローラにおいては、選択
された要素が出力要素である場合に出力データメモリ内
のオンオフ信号を演算処理部に与え、入力要素が選択さ
れた場合にはリミットスイッチ等の入力要素が接続され
ている入力ユニットからのオンオフ信号を演算処理部に
与えるようになっている。

このため従釆においては何らかの方法で選択された要素
が入力要素であるか出力要素であるかを判別していた。
この判別を行う方法としては、入力要素が接続される入
出力アドレスと出力要素が接続される入出力アドレスと
を予め定めておき、演算処理部から出力される入出力ア
ドレスが出力要素のアドレスかどうかまたは入力要素の
アドレスであるかどうかによって選択された要素が入力
要素であるのか出力要素であるのかを判別するのが一番
簡単な方法であるが、このようにすると、入出力要素の
接続できる入出力アドレスが決まってしまうため、入出
力要素の比率を変更したり、入出力ユニットの接続場所
を変更できない等、融通性に乏しい欠点がある。

また、入力ユニットか出力ユニットの内部に、選択され
たユニットが入力ユニットであるのか出力ユニットであ
るのかを判別する判別回路を設け、この入出力ユニット
内の判別回路からの信号によって、入出力ユニットから
のオンオフ信号を演算処理部に与えるか出力データメモ
リのオンオフ信号を演算処理部に与えるかを切り換える
方法も提案されており、このものにおいては入出力要素
の比率の変更等を自由に行うことができるが、このもの
においては、入力ユニットまたは出力ユニットの全てに
判別回路を設ける必要があるため、多数の判別回路が必
要となるだけでなく、判別回路から送出される判別信号
によって演算処理部に与えられるオンオフ信号の切り換
えを行わなければならないため、シ−ケンスコントロー
ラ本体と入出力ユニットとの間にシーケンス制御には直
接関係しない判別信号伝送用のバスラインおよびこのバ
スラィンを介して送出される判別信号によって切換えら
れる切換ゲートが必要となり「 シーケンスコントロー
ラの構造が複雑となる欠点を有していた。

本発明はかかる点に鑑みてなされたもので、入出力ユニ
ットの内部に判別回路を設けることなしに、入出力要素
の比率の変更、入出力ユニットの接続位置の変更等が自
由に行えるようにし、簡単な構成で融通性の高いシーケ
ンスコントローラを提供することを目的とする。

以下本発明の実施例を図面に基づいて説明する。

第１図において１０は複数の接続端子で、これらの接続
端子１川こは、押ボタンスイッチＰＳＩ０，ＰＳ２０等
の入力要素が接続された入力ユニット１１、またはリレ
ーＣＲＩ０，ＣＲＩＩ等の出力要素が接続された出力ユ
ニット１２が任意の場所に任意の比率で接続されている
。そして、これらの接続端子１０は入力データバスＩＤ
Ｂ、出力デ−タバスＣＤＢおよび信号線ＯＳＬに対しそ
れぞれ並列的に接続されており、これらのバスラインＩ
ＤＢ，ＯＤＢおよび信号線ＯＳＬを介してシーケンスコ
ントローラ本体２０‘こ接続されている。また、接続端
子１川こは入出力セレクタ２１から送出される選択信号
ＳＳが与えられるようになっており「選択信号ＳＳの与
えられた接続端子に接続されている入力ユニットまたは
出力ユニット１２が選択される。入力ユニット１１には
題２図に示すように８個の入力端子１０〜１７に押ボタ
ンスイッチＰＳＩ０，ＰＳ２０、リミットスイッチＬＳ
Ｉ０，ＬＳＩ７等の入力要素の一端が接続されている。

これらの入力端子１０〜１７はそれぞれレベル変換器Ｌ
ＣＯ〜ＬＣ７の入力に接続されており、入力要素が閉じ
られると交流電圧がレベル変換器ＬＣＯ〜ＬＣ７に与え
られる。このレベル変換器ＬＣＤ〜ＬＣ７は与えられた
交流電圧をＴＴＬレベルの信号に変換するもので、これ
らのレベル変換器ＬＣＯ〜ＬＣ７から出力される信号は
それぞれナンドゲートＮＧＯ〜ＮＧ７の一方の入力端子
に与えられる。一方、このナンドゲートＮＧＯ〜ＮＧ７
の他方の入力端子には入出力セレクタ２１から送出され
る選択信号ＳＳが与えられるようになっており、これら
のナンドゲートＮＧＯ〜ＮＧ７の出力は接続端子１０を
構成する接続子ＣＥＩ〜ＣＥ１８の内、入力データバス
ＩＤＢに接続する接続子ＣＥＩ〜ＣＥ８に接続されてい
る。したがって、入出力セレクタ２１から選択信号ＳＳ
が送出されると、選択信号ＳＳの与えられた入力ユニッ
ト１１に俵銃されている８個の入力要素の開閉状態がＴ
ＴＬレベルのオンオフ信号に変換され、８ビットのデー
タとして入力データバスＩＤＢに出力される。なお、本
実施例においては、入力データバスｍＢを構成する各信
号線が抵抗を介して電源に接続され、ナンドゲートＮＧ
Ｏ〜ＮＧ７の出力はオープンコレクタとなっている。そ
して、入力ユニット１１からのオンオフ信号は貧論理の
信号として入力データバスＩＤＢに出力される。一方、
出力ユニット１２は第３図に示すようにラッチ回路３０
と８個の交流スイッチＡＣＳＯ〜ＡＣＳ７とから構成さ
れており、ラッチ回路３０にラッチされた８ビットのオ
ンオフ信号によって出力端子００〜０７に接続される８
個の出力要素が一度に付勢または無勢される。

このラッチ回路３０のデータ入力端子は接続端子１０の
接続子ＣＥＩ〜ＣＥ１８の内、出力デーダバスＯＤＢに
接続される接続子ＣＥ９〜ＣＥ１６に接続されており、
このラッチ回路３０のトリが端子Ｔは、入力端子に選択
信号ＳＳとデータ出力信号瓜めとが与えられるアンドゲ
ートＡＧ８の出力端子に後続されている。したがって、
出力ユニット１２に選択信号ＳＳとデータ出力信号ＤＯ
Ｓとが与えられると、出力データバスＯＤＢに出力され
ている８ビットのオンオフデータがラッチ回路３０内に
一時記憶され、このラツチ回路３川こ記憶されたオンオ
フ信号によって出力端子００〜０７に接続されているリ
レーＣＲＩ０，ＣＲＩ １、ソレノイドＳＯＬＩＯ等の
８個の出力要素が一度に付勢または無勢される。なお、
この出力ユニット１２には出力要素のオンオフ状態をオ
ンオフ信号としてフィードバックする回路は設けられて
おらず、入力データバスＩＤＢに接続される接続子ＣＥ
Ｉ〜ＣＥ８は全て「オープン」の状態にある。

本実施例においては入力データバスＩＤＢの各信号線が
抵抗で電源に接続され、負論理のオンオフ信号が送出さ
れるようになっているため、接続子ＣＥＩ〜ＣＥ８が「
オープン」の状態にあると、オール１の８ビットの信号
１１１１１１１１が入力データバスＩＤＢに出力される
。入力データバスＩＤＢはシーケンスコントローラ本体
２０内の入力データバスｌＩＤＢを介して論理ゲート２
２の一方の入力端子２２ａに接続されている。この論理
ゲート２２は第４図に示すように入力端子２２ａに接続
されるデータバスの各信号線と入力端子２２ｂに接続さ
れるデータバスの各信号線とをワイヤードオア接続した
もので、この論理ゲート２２の出力端子２２ｅからの信
号が演算処理部２３に与えられる。この、ワイヤードオ
ア回路の論理テーブルは表１に示すようになり、表１入
力端子２２ａ，２２ｂの信号の論理積を取った信号が出
力される。

一方、論理ゲート２２の他方の入力端子２２ｂはメモリ
出力バスＭＯＢを介して出力データメモリ２４のデータ
出力端子ＤＯに接続されているため、論理ゲート２２か
ら出力される信号は入力データバスｍＢに出力されるオ
ンオフ信号と出力データメモリ２４から出力される信号
との論理積を取った信号が出力されることになる。出力
データメモリ２４は、出力要素のオンオフ状態を記憶す
るもので、接続様子１０に接続される入出力ユニット１
１，１２の総数に応じた容量のもの、例えば入出力ユニ
ット１１，１２の総数が３２である場合には８ビット３
２ワードの記憶容量を有するランダムアクセスメモリが
使用される。

この出力データメモリ２４のアドレス入力端子ＡＤＤに
は入出力セレクタ２１が与えられる入出力アドレスのデ
ータと同じデータが与えられるようになっているため、
入出力のアドレスのデータによって入出力ユニット１１
，１２の１つが選択されると、これと同時に出力データ
メモリ２４内の選択された入出力ユニット１１，１２に
対応した記憶エリアが指定され、この指定された記憶エ
リアのオンオフ情報がデータ出力端子ＤＯから出力され
る。また、この世力データメモリ２４の各記憶エリアの
内、入力ユニット１１に対応した記憶エリアには、後述
するように、シーケンス制御の開始に先立ってオール１
の８ビットのデータ１１１１１１１１のデータが書き込
まれる。

したがって、入出力要素のテストを行うために、入力ユ
ニット１１が選択されると、第５図ａに示すように、メ
モリ出力バスＭＯＢにはオール１の信号が出力され、入
力データバスＩＤＢに出力されているオンオフ信号がそ
のまま有効信号として演算処理部２３に与えられる。一
方、出力ユニット１２が選択された場合には第５図ｂに
示すように、入力データバスＩＤＢがオール１となるた
め、出力データメモリ２４から出力されるオンオフ信号
が有効信号として演算処理部２３に与えられる。したが
って、従来のように選択された要素が入力要素であるか
出力要素であるかを判別するための判別回路を設ける必
要が全くなく、シーケンスコントローラの回路が簡素化
される。

また、演算処理部２３に与えられるオンオフ信号を選択
された要素が入力要素であるか出力要素であるかによっ
て切り換える必要がないため、入出力要素の比率の変更
、および入出力要素のアドレスの変更等が自由に行える
。演算処理部２３はプログラムメモリ２５に記憶された
シーケンスプログラムに基づいた演算処理を行うもので
、マイクロプロセッサ等によって構成されている。

この演算処理部２３は第６図に示すように大きく分けて
３種類の演算処理を行う。まず、シーケンスコントロー
ラの電源が投入されると、ステップｉで出力データメモ
リ２４の全ての記憶エリアにオール１のデータ１１１１
１１１１をプリセットする。これは、出力データメモリ
２４に与えられる入出力アドレスを雰番地から順番に切
り換て行くとともに、データ入力端子ＤＩにオール１の
データ１１１１１１１１を出力し、入出力アドレスが切
り換えられる度に出力データメモリ２４に書込指令信号
ＷＲＩＴＥを与えることによって行われる。これによっ
て入力ユニット１１に対応する記憶エリアにも出力ユニ
ット１２に対応する記憶エリアにも全てオール１のデー
タが記憶される。このようにして出力データメモリ２４
の初期化が完了すると、ステップｉｉへ移行しシーケン
スプログラムの実行が開始される。シーケンスプログラ
ムの実行が開始されると、プログラムメモリ２５に記憶
されているシーケンスプログラムが順番に読み出され、
読み出されたシーケンスプログラムに応じた演算処理が
行われる。読み出されたシーケンスプログラムが入力要
素のオンオフをテストする命令であれば、プログラムで
指定された入力要素の接続されている入力ユニット１１
の入出力アドレスが入出力セレクタ２１と出力データメ
モリ２４とに与えられる。

これにより、プログラムで指定された入力要素の接続さ
れた入力ユニット１１が選択され、選択された入力ユニ
ット１１に接続されている８個の入力要素の開閉状態が
８ビットのオンオフ信号として入力データバスＩＤＢに
出力される。そして、この８ビットのオンオフ信号は入
力データバス１１０Ｂを介して論理ゲート２２の入力端
子２２ａに与えられる。一方、出力データメモリ２４か
らは選択された入力ユニットに対応した記憶エリアのデ
ータが出力されるが、出力データメモリ２４の全記憶エ
リアにはオール１のデータ１１１１１１１１が記憶され
ているため、このオール１のデータが出力され、このデ
ータが論理ゲート２２の入力端子２２ｂに与えられる。

これにより、論理ゲート２２からは選択された入力ユニ
ット１１から送出される８ビットのオンオフ信号がその
まま出力され演算処理部２３に与えられる。演算処理部
２３は与えられた８ビットのオンオフ信号を読み込むと
、この８ビットのオンオフ信号の中からシーケンスプロ
グラムで指定された入力要素のオンオフ信号を選択し、
オンかオフかのテストを行う。このような入力要素のテ
ストが繰り返えされた後、シーケンスプログラムとして
出力命令が読み出されると、演算処理部２３はテスト結
果に基づ＆・て、出力要素を付勢または無勢するオンオ
フ信号を出力データメモリ２４内に書き込む。

まず、演算処理部２３はシーケンスプログラムで指定さ
れた出力要素の接続されている出力ユニット１２の入出
力アドレスを出力し、出力データメモリ２４から出力要
素の接続されている出力ユニット１２に対応する記憶エ
リアのデータを読み出す。そして、この読み出されたデ
ータの内、シーケンスプログラムで指定された出力要素
に対応するビットのデータをテスト結果に基づいて書き
換え、この書き換えられたデータを再び同じ記憶エリア
に晋き込む。これにより、シーケンスプログラムで指定
された出力要素に対応するビットが選択され、テスト結
果に基づいてオンオフ信号が書き込まれたことになる。
また、テスト命令によって出力要素が選択されると、出
力データメモリ２４に書き込まれたオンオフのデータが
対応する記憶エリアから読み出され、論理ゲート２２の
入力端子２２ｂに与えられる。

一方、これと並行してシーケンスプログラムで指定され
た出力要素が接続されている出力ユニット１２が選択さ
れるが、出力ユニット１２からはオンオフ信号は出力さ
れず、入力データバスＩＤＢはオール１の状態にあるた
め、論理ゲート２２からは出力データメモリ２４から読
み出されたオンオフ信号が出力され、このオンオフ信号
が演算処理部２３に与えられる。これにより、演算処理
部２３は、入力ユニット１１から送出されたオンオフ信
号と同様にィンかオフかのテストを行い、出力要素のテ
ストが行われる。以下同様にして、シーケンスプログラ
ムが実行され、全部のシーケンスプログラムが１回通り
実行されると、ステップｉ五へ移行する。

ステップ節になると出力データメモＩＪ２４に記憶され
た出力要素のオンオフ信号が出力ユニット１２に転送さ
れる。まず、演算処理部２３からデータ出力信号ＤＯＳ
が出力され、ゲート２６が閉れる。これにより、出力デ
ータメモリ２４から出力されるデータが出力データバス
ＯＤＢに出力されるようになる。また、このデータ出力
信号ＤＯＳは信号線ＯＳＬを介して全ての出力ユニット
１２内のアンドゲートＡＧ８に与えられる。この後、演
算処理部２３は零番地から順番に変化する入出力アドレ
スのデータを出力し、入出力セレクタ２１と出力データ
メモリ２４に与える。これにより、出力データメモリ２
４に記憶されている出力要素のオンオフ信号が順番に読
み出され、読み出された記憶エリアに対応する出力ユニ
ット１２に転送される。これにより、出力データメモリ
２４内に記憶されたオンオフ信号に応じて出力要素が付
勢または無勢される。ステップｉｉｉの処理が完了する
とステップｉｉへ戻り、ステップｉｉとステップｉｉｉ
の動作が繰返し実行される。

これにより、シーケンスプログラムが繰り返えし実行さ
れ、図略の制御対象が制御される。このように、本実施
例のシーケンスコントローラにおいては、入力データバ
スＩＤＢに送出される入出力ユニット１１，１２からの
オンオフ信号とメモリ出力バスＭＯＢに送出される出力
データメモリ２４からの信号との論理積を取る論理ゲー
トを設けるとともに、出力ユニット１２からオール１の
データが出力されるようにし、また、出力データメモリ
２４の記憶エリアの内、入力ユニット１１に対応する記
憶エリアにはオール１の信号が記憶されるようにしたか
ら、入出力ユニット１１，１２の内部に判別回路を設け
なくても演算処理部２３に与えられるオンオフ信号の功
襖が自動的に行われ、入出力ユニット１ １，１２の比
率の変更、入出力ユニット１１，１２の配置換えを自由
に行うことができる。

したがって、シーケンスコントローラの回路を複雑にす
ることなく、融通性を高めることが可能となる。第７図
は本発明の第２実施例を示すもので、シーケンスプログ
ラムが実行される直前のタイミングで入力要素のオンオ
フ状態を入力データメモリ２７に取り込み、この入力デ
ータメモリ２７に取り込まれたオンオフ信号によ．つて
入力要素のテキストを行うようにしたものである。

この入力データメモリ２７は出力データメモリ２４と内
じ容量のもので、出力データメモリ２４と同様に入出力
セレクタ２１に与えられる入出力アドレスデータによっ
てアドレス指定されるようになっている。そして、この
入力データメモリ２７のデータ出力端子００が論理ゲー
ト２２の入力端子２２ａに接続されている。また、演算
処理部２３は第８図のフローチャートに示す如く、シー
ケンスプログラムラの実行に先立って、入出力ユニット
１１，１２から送出されるオンオフ信号を入力データメ
モリ２７に読み込むようになっている。

これは、入力データメモリ２７に書込指令信号ＷＲＩＴ
Ｅを与えるとともに、入出力アドレスを順番に切り換え
ることによって行われる。これより、入出力ユニット１
１，１２が順次選択され、選択された入出力ユニット１
１，１２から送出されるオンオフ信号が対応する記憶エ
リアに書き込まれるが、出力ユニット１２からはオンオ
フ信号が送出されず、出力ユニット１２が選択されると
入力データバスＩＤＢがオール１の状態となるため、入
力データメモリ２７内の記憶エリアの内、出力ユニット
１２に対応した記憶エリアにオール１のデータが書き込
まれる。したがって、本実施例においては、入出力要素
のテスト時に入力要素が選択されれば、入力データメモ
リ２７に記憶されている入力要素のオンオフ信号が演算
処理部２３に与えられ、入出力要素のテスト時に出力要
素が選択されれば、出力データメモリ２４に記憶されて
いる出力要素のオンオフ信号が演算処理部２３に与えら
れる。このため、前記実施例と同様に選択された要素が
入力要素であるか出力要素であるかを判別する判別回路
を設ける必要はなく、回路構成が簡単となる。なお、本
実施例のシーケンスコントローラにおいては、シーケン
スプログラムラが実行されるステップの間、シーケンス
コントローラ本体２０と入出力ユニット１ １，１２と
の間で信号が交換されることがないため、この間に入出
力ユニット１１，１２をシーケンスコントローラ本体２
０から切り離し、入力要素のモニタリング等を行うこと
ができる。また、上記２実施例は入出力要素が８個ずつ
接続された入出力ユニットの単位でアドレス指定を行っ
ていたが、各ユニット内に３ビットのデコ−ダを設け、
入出力要素単位でアドレス指定を行うようにしてもよい
。

さらに、上記実施例においては入出力ユニットから送出
されるオンオフ信号と出力データメモリから送出される
オンオフ信号との間で論理積を取っていたが、出力ユニ
ットからオ−ル０の信号が出力されるようにし、出力デ
ータメモリの入力要素に対応する記憶エリアに０の信号
を書き込むようにすれば論理和でもよい。

また、排他論理和を取るようにしてもよい。以上述べた
ように本発明のシーケンスコントローラにおいては、出
力ユニットから意味のない一定レベルの論理信号がオン
オフ信号として出力されるようにするとともに、シーケ
ンス制御の開始に先立って出力データメモリの記憶エリ
アの内、入力ユニットに対応した記憶エリアに出力ユニ
ットから送出される論理信号と同一レベルの論理信号を
書き込んでおき、出力データメモリから読み出される信
号と入力出ユニットからの信号との間で論理和または論
理積を取った信号をオンオフ信号として演算処理部に与
えるようにしたから、入力要素が選択されれば入力ユニ
ットからのオンオフ信号が演算処理に与えられ、出力要
素が選択されれば出力データメモリから出力されるオン
オフ信号が有効信号として演算処理部に与えられる。

したがって、従釆のように、入力ユニットまたは出力ユ
ニットのそれぞれに選択された要素が入力要素であるか
出力要素であるかを判別する判別回路を設け、この判別
回滋からの信号によってオンオフ信号の切り換えを行う
ようにしなくても、入出力要素の比率の変更および入出
力要素の接続されるアドレスの変更を自由に行うことが
できる。このため、回路を複雑化することなく、シーケ
ンスコントロ−ラの融通性を増大させることができる利
点を有している。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図における入力ユニット１１の具体的な回路図、第３
図は第１図における出力ユニット１２の具体的な回路図
、第４図は第１図における論理ゲート２２を示す回路図
、第５図は論理ゲート２２の論理図、第６図は第１図に
おける演算処理部２３の動作を示すフ。 ーチャート、第７図は本発明の第２実施例を示すブロッ
ク図、第８図は第７図における演算処理部２３の動作を
示すフローチャートである。１１……入力ユニット、１
２……出力ユニット、２１・・・・・・入出力セレクタ
、２２・・・・・・論理ゲート、２３・・・・・・演算
処理部、２４・・・・・・出力データメモリ、２７…・
・・入力データメモリ、ｉ……出力データメモリ２４に
オール１のデータを書き込むステップ、ｉｉ・・・・・
・シーケンスプログラムを実行するステップ、ｉｉｉ…
…出力データメモリ２４のオンオフ信号を出力ユニット
１２に転送するステップ、１ｖ・・・・・・入力ユニッ
ト１２からのオンオフ信号を入力データメモリ２７に読
み込むステップ、ＣＲＩ０，ＣＲＩＩ……リレー、ＬＳ
…・・・リミットスイッチ、凶１０，Ｍ２０……押ボタ
ンスイッチ、Ｓ○ＬＩＯ……ソレノイド。 オー図 才２図 矛３図 汁４図 オ５図 図 ト 六 才６図 オ８図

Claims (1)

1. 【特許請求の範囲】 １ シーケンスプログラムを記憶するプログラムメモリ
   と、このプログラムメモリに記憶されたシーケンスプロ
   グラムを１命令毎に順次実行する演算処理部と、リミツ
   トスイツチ等の入力要素の開閉状態をオンオフ信号に変
   換し前記シーケンスプログラムにてアドレス指定される
   複数の入力ユニツトと、リレー等の出力要素を付勢無勢
   し前記シーケンスプログラムにてアドレス指定される出
   力ユニツトと、これらの入出力ユニツトの各アドレスに
   対応した記憶エリアを有し前記入出力ユニツトのアドレ
   ス指定によって対応する記憶エリアが指定される出力デ
   ータメモリと、この出力データメモリの前記入力ユニツ
   トに対応する記憶エリアには一定レベルの論理信号を保
   持させ、前記出力ユニツトに対応する記憶エリアだけに
   演算処理部から出力される出力信号を書き込む出力信号
   書き込み手段と、前記アドレス指定により特定の入出力
   ユニツトのオンオフ信号およびこの特定の入出力ユニツ
   トに対応する記憶エリアから読み出される信号を各別に
   出力する第１および第２の信号ラインと、この第１およ
   び第２の信号ラインに出力される２信号の間で論理積ま
   たは論理和を取り第１および第２の信号ラインのいずれ
   か一方の有効信号のみを前記演算処理部に与える論理ゲ
   ートとを設けたことを特徴とするシーケンスコントロー
   ラ。 ２ 前記論理ゲートに与えられる入力ユニツトからのオ
   ンオフ信号は、入力ユニツトから直接送出された信号で
   あることを特徴とする特許請求の範囲第１項記載のシー
   ケンスコントローラ。 ３ 前記論理ゲートに与えられる入力ユニツトからのオ
   ンオフ信号は、シーケンスプログラムが実行される直前
   に入力データメモリ内に転送された信号であることを特
   徴とする特許請求の範囲第１項記載のシーケンスコント
   ローラ。