JPH0525124B2 - - Google Patents
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- JPH0525124B2 JPH0525124B2 JP59239339A JP23933984A JPH0525124B2 JP H0525124 B2 JPH0525124 B2 JP H0525124B2 JP 59239339 A JP59239339 A JP 59239339A JP 23933984 A JP23933984 A JP 23933984A JP H0525124 B2 JPH0525124 B2 JP H0525124B2
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- 238000000034 method Methods 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 14
- 238000013500 data storage Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001914 filtration Methods 0.000 description 2
- 101100311277 Arabidopsis thaliana STP10 gene Proteins 0.000 description 1
- 101100311278 Arabidopsis thaliana STP11 gene Proteins 0.000 description 1
- 101100311279 Arabidopsis thaliana STP12 gene Proteins 0.000 description 1
- 101100311280 Arabidopsis thaliana STP13 gene Proteins 0.000 description 1
- 101100495597 Orientia tsutsugamushi groES gene Proteins 0.000 description 1
- 101100478693 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) STP22 gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
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- G—PHYSICS
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B2219/00—Program-control systems
- G05B2219/10—Plc systems
- G05B2219/11—Plc I-O input output
- G05B2219/1157—I-O used either as input or as output
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- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
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- G05B2219/21115—Same connector can represent either input or output
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
［目的］
（産業上の利用分野）
本発明はプロセス入出力装置に関し、特にマイ
クロコンピユータを用いてプログラムにより入出
力制御を行うシーケンスコントローラ（以下シー
ケンサという）に用いて好適なプロセス入出力装
置に関する。
クロコンピユータを用いてプログラムにより入出
力制御を行うシーケンスコントローラ（以下シー
ケンサという）に用いて好適なプロセス入出力装
置に関する。
（従来技術とその問題点）
第１３図はこのようなシーケンサの一般的構成
の一例を示す。ここで、１はマイクロプロセツサ
形態のCUPである。２Ｓおよび２Ｍはメモリ部
であり、それぞれ、シーケンス制御命令のプログ
ラムおよび装置のシステムプログラムを格納す
る。３はランダムアクセスメモリ（RAM）を有
するメモリ部、４は入力部、５は出力部、６はバ
スである。
の一例を示す。ここで、１はマイクロプロセツサ
形態のCUPである。２Ｓおよび２Ｍはメモリ部
であり、それぞれ、シーケンス制御命令のプログ
ラムおよび装置のシステムプログラムを格納す
る。３はランダムアクセスメモリ（RAM）を有
するメモリ部、４は入力部、５は出力部、６はバ
スである。
この種のシーケンサに用いる入力部４および出
力部５として、従来、デイスクリート部品および
ロジツクICで構成した回路を入力、出力点数に
応じて、用意したものが知られている。
力部５として、従来、デイスクリート部品および
ロジツクICで構成した回路を入力、出力点数に
応じて、用意したものが知られている。
第１４図および第１５図は、それぞれ、従来の
入力部および出力部の構成例を示す。これら図に
おいて、１１は外部機器を接続する端子台、１２
ａ〜１２ｈは抵抗器、１３はコンデンサ、１４は
バツフア、１５は外部機器とシーケンサとを電気
的に絶縁するためのフオトカプラ、１６はラツチ
レジスタ、１７はバスドライバ、１８はトランジ
スタである。またＢ０〜Ｂ７はバス信号線、＊
RD，＊WT，＊CSおよび＊TEDは、それぞれ制
御部１からのデータ読取り信号、データ書込み信
号、バス選択信号およびデータ保持信号を示す。
入力部および出力部の構成例を示す。これら図に
おいて、１１は外部機器を接続する端子台、１２
ａ〜１２ｈは抵抗器、１３はコンデンサ、１４は
バツフア、１５は外部機器とシーケンサとを電気
的に絶縁するためのフオトカプラ、１６はラツチ
レジスタ、１７はバスドライバ、１８はトランジ
スタである。またＢ０〜Ｂ７はバス信号線、＊
RD，＊WT，＊CSおよび＊TEDは、それぞれ制
御部１からのデータ読取り信号、データ書込み信
号、バス選択信号およびデータ保持信号を示す。
しかしながら、このようなシーケンサ用プロセ
ス入出力装置は、（入力、出力１点当りの部品数）
×（総入出力点数）で与えられる個数の部品を必
要とするため、入出力点数を増加させた場合に、
容積が拡大したり、価格が上昇するという欠点が
あつた。また、設計時点において回路定数の決定
などを容易に行えないという欠点があつた。
ス入出力装置は、（入力、出力１点当りの部品数）
×（総入出力点数）で与えられる個数の部品を必
要とするため、入出力点数を増加させた場合に、
容積が拡大したり、価格が上昇するという欠点が
あつた。また、設計時点において回路定数の決定
などを容易に行えないという欠点があつた。
そこで、本発明は、上記従来技術の問題点を解
決し、入出力仕様の異なるものやシーケンサ自体
の仕様変更があつた場合にも柔軟に対応できるよ
うにするとともに、シーケンスコントローラ本体
の負荷を軽減しうるようにしたシーケンサのプロ
セス入出力装置を提供することを目的とする。
決し、入出力仕様の異なるものやシーケンサ自体
の仕様変更があつた場合にも柔軟に対応できるよ
うにするとともに、シーケンスコントローラ本体
の負荷を軽減しうるようにしたシーケンサのプロ
セス入出力装置を提供することを目的とする。
［構成］
（問題点を解決するための手段）
かかる目的を達成するために、本発明は第１図
に示すように、外部機器からの入力信号を読取る
読取り手段１０１と、当該読取られた信号から外
部入力信号の入力状態を判別する手段１０２と、
当該判別により確定された入力状態を格納する第
１記憶手段１０３とを有する入力手段１００と、
シーケンスコントローラのバス１５０より入力さ
れた外部機器へのデータを記憶する第２記憶手段
１１３と、当該記憶された外部機器へのデータを
出力し、保持する出力制御手段１１２とを有する
出力手段１１０と、前記入力手段１００と出力手
段１１０との切替え、および入出力点数の切替え
ならびに入力の応答時間の設定を行う設定手段１
２０と、前記第１および第２記憶手段と前記バス
１５０との間でデータの授受を行うバス制御手段
１３０とを具え、前記入力手段、前記出力手段、
前記設定手段および前記バス制御手段を一体のユ
ニツトとして構成してなることを特徴とする。
に示すように、外部機器からの入力信号を読取る
読取り手段１０１と、当該読取られた信号から外
部入力信号の入力状態を判別する手段１０２と、
当該判別により確定された入力状態を格納する第
１記憶手段１０３とを有する入力手段１００と、
シーケンスコントローラのバス１５０より入力さ
れた外部機器へのデータを記憶する第２記憶手段
１１３と、当該記憶された外部機器へのデータを
出力し、保持する出力制御手段１１２とを有する
出力手段１１０と、前記入力手段１００と出力手
段１１０との切替え、および入出力点数の切替え
ならびに入力の応答時間の設定を行う設定手段１
２０と、前記第１および第２記憶手段と前記バス
１５０との間でデータの授受を行うバス制御手段
１３０とを具え、前記入力手段、前記出力手段、
前記設定手段および前記バス制御手段を一体のユ
ニツトとして構成してなることを特徴とする。
（作用）
すなわち、設定手段１２０は、入出力の切替え
および点数、応答時間を設定する。この設定に応
じ入力制御手段１０２は外部入力信号に対する入
力フイルタリングを行い、入力状態を確定し、そ
の結果を第１記憶手段１０３に格納する。記憶さ
れたデータはバス制御手段１３０によりバス１５
０に出力される。
および点数、応答時間を設定する。この設定に応
じ入力制御手段１０２は外部入力信号に対する入
力フイルタリングを行い、入力状態を確定し、そ
の結果を第１記憶手段１０３に格納する。記憶さ
れたデータはバス制御手段１３０によりバス１５
０に出力される。
出力制御手段１１２は、バス１５０上のデータ
をバス制御手段１３０を介して入力し、第２記憶
手段１１３に記憶させ、そのデータを外部機器に
出力し、保持する。これにより、入出力装置は仕
様変更等にも柔軟に対処でき、部品点数を減少さ
せることができるようになる。
をバス制御手段１３０を介して入力し、第２記憶
手段１１３に記憶させ、そのデータを外部機器に
出力し、保持する。これにより、入出力装置は仕
様変更等にも柔軟に対処でき、部品点数を減少さ
せることができるようになる。
（発明の実施例）
第２図は本発明プロセス入出力装置のＩ／Ｏ一
構成例を示す。ここで、２４および２５は、それ
ぞれ、例えばマイクロコンピユータ形態の入力部
および出力部であり、シーケンサの制御部１（第
１３図参照）からの選択信号Ｓ１により入力機能
および出力機能の設定、ならびに選択信号Ｓ２に
より入出力点数、応答時間の設定を可能とする。
構成例を示す。ここで、２４および２５は、それ
ぞれ、例えばマイクロコンピユータ形態の入力部
および出力部であり、シーケンサの制御部１（第
１３図参照）からの選択信号Ｓ１により入力機能
および出力機能の設定、ならびに選択信号Ｓ２に
より入出力点数、応答時間の設定を可能とする。
入力部２４において、４１は入力部２４内の各
部を制御し、第５図、第６図および第８図につき
後述する処理を実行する入力制御部である。４３
はデータの読取部であり、信号変換部４０によつ
てシーケンサ内部の機器に適合するデイジタル信
号に変換された外部機器からの入力信号SIを読取
る。入力制御部４１は読取部４３からの読取信号
に応じて、第６図につき後述する処理に基づき入
力信号SIの入力状態を判別する。また入力制御部
４１はその判別処理に際して用いるための作業用
記憶領域を有する。４７は入力制御部４１により
確定された入力データ（入力論理確定データ）の
保持を行うバツフアとしてのデータ記憶部であ
り、この記憶領域の一部を入力制御部４１の作業
領域とすることができる。また、４９は入力論理
確定データの表示を行う表示部である。
部を制御し、第５図、第６図および第８図につき
後述する処理を実行する入力制御部である。４３
はデータの読取部であり、信号変換部４０によつ
てシーケンサ内部の機器に適合するデイジタル信
号に変換された外部機器からの入力信号SIを読取
る。入力制御部４１は読取部４３からの読取信号
に応じて、第６図につき後述する処理に基づき入
力信号SIの入力状態を判別する。また入力制御部
４１はその判別処理に際して用いるための作業用
記憶領域を有する。４７は入力制御部４１により
確定された入力データ（入力論理確定データ）の
保持を行うバツフアとしてのデータ記憶部であ
り、この記憶領域の一部を入力制御部４１の作業
領域とすることができる。また、４９は入力論理
確定データの表示を行う表示部である。
出力部２５において、５１は出力部２５内の各
部を制御し、第１０図および第８図につき後述す
る処理を実行する出力制御部であり、データ出
力／保持部５３とともに出力制御手段としての部
分を構成する。５７はバス６を介して送出されて
くる外部機器に出力すべき動作信号を記憶するデ
ータ記憶部である。５３はその記憶された動作信
号を信号変換部５０を介して外部機器へ動作信号
SOとして出力し、保持するデータ出力／保持部
である。５９はその出力データ（出力論理確定デ
ータ）を表示する表示部である。
部を制御し、第１０図および第８図につき後述す
る処理を実行する出力制御部であり、データ出
力／保持部５３とともに出力制御手段としての部
分を構成する。５７はバス６を介して送出されて
くる外部機器に出力すべき動作信号を記憶するデ
ータ記憶部である。５３はその記憶された動作信
号を信号変換部５０を介して外部機器へ動作信号
SOとして出力し、保持するデータ出力／保持部
である。５９はその出力データ（出力論理確定デ
ータ）を表示する表示部である。
６０および６２はバス制御手段としての各部で
ある。ここで、６０は入出力装置がバス６を制御
するためのバス制御部であり、各種制御信号の入
力部２４および出力部２５に対する送出や入出力
データの切換えを行う。６２はバスに雑音が混入
したときにその除去を行うバス雑音除去部であ
る。
ある。ここで、６０は入出力装置がバス６を制御
するためのバス制御部であり、各種制御信号の入
力部２４および出力部２５に対する送出や入出力
データの切換えを行う。６２はバスに雑音が混入
したときにその除去を行うバス雑音除去部であ
る。
また、７０は信号Ｓ１に応じ、入力部２４およ
び出力部２５にその機能を行わせる入出力選択
部、７２は信号Ｓ２に応じ、入出力点の指定およ
びその応答時間を設定する点数／応答時間選択
部、７４は表示選択信号Ｓ３に応じ、表示部４
９，５９に表示を行わせるための表示選択部であ
る。
び出力部２５にその機能を行わせる入出力選択
部、７２は信号Ｓ２に応じ、入出力点の指定およ
びその応答時間を設定する点数／応答時間選択
部、７４は表示選択信号Ｓ３に応じ、表示部４
９，５９に表示を行わせるための表示選択部であ
る。
第３図および第４図は、それぞれ、入力部２４
および出力部２５と、外部機器ならびに各種信号
との接続状態を示し、ここで、第１４図および第
１５図と同等の個所には同一の符号を付してあ
る。また、A0〜A2はアドレス信号、D0〜D7はデ
ータ信号、＊CSはバス選択信号、＊TEDはデー
タ保持信号、＊RDはデータ読取り信号、＊WT
はデータ書込み信号、＊RDYは入力部２４また
は出力部２５が制御部１に対して出力するデータ
同期信号であり、これら信号はいずれもバス６を
介して接続されている。
および出力部２５と、外部機器ならびに各種信号
との接続状態を示し、ここで、第１４図および第
１５図と同等の個所には同一の符号を付してあ
る。また、A0〜A2はアドレス信号、D0〜D7はデ
ータ信号、＊CSはバス選択信号、＊TEDはデー
タ保持信号、＊RDはデータ読取り信号、＊WT
はデータ書込み信号、＊RDYは入力部２４また
は出力部２５が制御部１に対して出力するデータ
同期信号であり、これら信号はいずれもバス６を
介して接続されている。
第５図は入力部２４が行う外部信号入力処理手
順の概要の一例を示し、制御部１からの選択信号
Ｓ１〜Ｓ３に応じて起動される。まず、ステツプ
STP1にて入力信号を入力ポートより読取り、次
いでステツプSTP2にて、第６図において述べる
ように入力データの入力論理を判定することによ
り入力信号のフイルタリングを行い、入力論理を
確定する。ステツプSTP3では確定されたデータ
をデータ記憶部４７に格納することにより、第８
図において述べるような制御部１への送信処理を
行う。ステツプSTP4およびSTP5では確定され
た入力データの表示を行い、表示時間経過後には
ステツプSTP6にて表示を停止させる。表示停止
時間の経過後（ステツプSTP7）にはステツプ
STP1に復帰し、入力処理手順を繰返す。
順の概要の一例を示し、制御部１からの選択信号
Ｓ１〜Ｓ３に応じて起動される。まず、ステツプ
STP1にて入力信号を入力ポートより読取り、次
いでステツプSTP2にて、第６図において述べる
ように入力データの入力論理を判定することによ
り入力信号のフイルタリングを行い、入力論理を
確定する。ステツプSTP3では確定されたデータ
をデータ記憶部４７に格納することにより、第８
図において述べるような制御部１への送信処理を
行う。ステツプSTP4およびSTP5では確定され
た入力データの表示を行い、表示時間経過後には
ステツプSTP6にて表示を停止させる。表示停止
時間の経過後（ステツプSTP7）にはステツプ
STP1に復帰し、入力処理手順を繰返す。
第６図はステツプSTP2の入力論理判定手順の
詳細の一例を示す。まず、図において用いられて
いる記号について述べるに、ｉ（０）〜ｉ（ｎ）は
入力論理確定データを示し、入力信号０〜ｎとが
それぞれ対応したものであり、データ記憶部４７
に格納される。Pi（０）〜Pi（ｎ）は入力部２４の
ポートより入力したデータを示し、それぞれｉ
（０）〜ｉ（ｎ）と対応し、記憶部４７内の作業領
域に格納される。CNT（０）〜CNT（ｎ）は入力
論理判定用カウンタを示し、それぞれｉ（０）〜
ｉ（ｎ）と対応し、これも作業領域に格納される。
NOFFは入力論理“０”の判定設定値、NONは
入力論理“１”の判定設定値を示し、信号Ｓ２に
よつて作業領域に格納される。
詳細の一例を示す。まず、図において用いられて
いる記号について述べるに、ｉ（０）〜ｉ（ｎ）は
入力論理確定データを示し、入力信号０〜ｎとが
それぞれ対応したものであり、データ記憶部４７
に格納される。Pi（０）〜Pi（ｎ）は入力部２４の
ポートより入力したデータを示し、それぞれｉ
（０）〜ｉ（ｎ）と対応し、記憶部４７内の作業領
域に格納される。CNT（０）〜CNT（ｎ）は入力
論理判定用カウンタを示し、それぞれｉ（０）〜
ｉ（ｎ）と対応し、これも作業領域に格納される。
NOFFは入力論理“０”の判定設定値、NONは
入力論理“１”の判定設定値を示し、信号Ｓ２に
よつて作業領域に格納される。
第７図は第６図示の処理による動作タイミング
を示し、この図を参照して第６図示の処理手順を
説明する。まず、ステツプSTP14にて、入力信
号のビツトを示すカウンタｎを０とし、ビツトｎ
（０ｎａ，ａ：所定値）について以下の処理
を行う。任意の入力信号のビツトｎについて、第
７図のａに示す信号が入力部２４に入力される
と、現時点のｉ（ｎ）を判別し、次の論理判定動
作を選択する（ステツプSTP15）。ｉ（ｎ）＝“０”
のとき、論理“１”の判定処理を行う。すなわ
ち、現時点のPi（ｎ）を判別し（ステツプ
STP16）、Pi（ｎ）＝ｉ（ｎ）のときはCNT（ｎ）＝
０とし（ステツプSTP23）、Pi（ｎ）≠ｉ（ｎ）の
ときは現時点のｉ（ｎ）に対し、論理の状変可能
性有りと判断してCNT（ｎ）に１を加算する（ス
テツプSTP17）。さらに、CNT（ｎ）＜NONのと
きは（ステツプSTP18）、ｎを＋１歩進し（ステ
ツプSTP21）、ｎの値がａに達するまで最新のPi
（ｎ）が設定される毎に繰り返す（ステツプ
STP22）。CNT（ｎ）＝NONのときは（ステツプ
STP18）、入力論理が変化したとしてCNT（ｎ）
をクリアした後（ステツプSTP19）、ｉ（ｎ）＝
“１”とする（ステツプSTP20）。この処理にお
いてNONにより入力装置の論理“１”の応答時
間が決定されることになる。
を示し、この図を参照して第６図示の処理手順を
説明する。まず、ステツプSTP14にて、入力信
号のビツトを示すカウンタｎを０とし、ビツトｎ
（０ｎａ，ａ：所定値）について以下の処理
を行う。任意の入力信号のビツトｎについて、第
７図のａに示す信号が入力部２４に入力される
と、現時点のｉ（ｎ）を判別し、次の論理判定動
作を選択する（ステツプSTP15）。ｉ（ｎ）＝“０”
のとき、論理“１”の判定処理を行う。すなわ
ち、現時点のPi（ｎ）を判別し（ステツプ
STP16）、Pi（ｎ）＝ｉ（ｎ）のときはCNT（ｎ）＝
０とし（ステツプSTP23）、Pi（ｎ）≠ｉ（ｎ）の
ときは現時点のｉ（ｎ）に対し、論理の状変可能
性有りと判断してCNT（ｎ）に１を加算する（ス
テツプSTP17）。さらに、CNT（ｎ）＜NONのと
きは（ステツプSTP18）、ｎを＋１歩進し（ステ
ツプSTP21）、ｎの値がａに達するまで最新のPi
（ｎ）が設定される毎に繰り返す（ステツプ
STP22）。CNT（ｎ）＝NONのときは（ステツプ
STP18）、入力論理が変化したとしてCNT（ｎ）
をクリアした後（ステツプSTP19）、ｉ（ｎ）＝
“１”とする（ステツプSTP20）。この処理にお
いてNONにより入力装置の論理“１”の応答時
間が決定されることになる。
次に、ｉ（ｎ）＝“１”になると、論理“０”の
判定処理を行う。すなわち、論理“１”の判定処
理と同様に、ｉ（ｎ）＝Pi（ｎ）＝“１”のときは
CNT（ｎ）＝０とし（ステツプSTP29）、ｉ（ｎ）≠
Pi（ｎ）のときはCNT（ｎ）に１を加算し（ステ
ツプSTP25）、CNT（ｎ）＜NOFFの期間、最新の
Pi（ｎ）が設定される毎に繰り返す（ステツプ
STP21，STP22）。CNT（ｎ）＝NOFFのときは、
ｉ（ｎ）＝“０”とし、論理変更をする（ステツプ
STP27，STP28）。このとき、NOFFにより入力
装置の論理“０”の応答時間が決定される。以上
の処理によつて、入力信号のフイルタリングがな
され、入力論理確定データが得られる。
判定処理を行う。すなわち、論理“１”の判定処
理と同様に、ｉ（ｎ）＝Pi（ｎ）＝“１”のときは
CNT（ｎ）＝０とし（ステツプSTP29）、ｉ（ｎ）≠
Pi（ｎ）のときはCNT（ｎ）に１を加算し（ステ
ツプSTP25）、CNT（ｎ）＜NOFFの期間、最新の
Pi（ｎ）が設定される毎に繰り返す（ステツプ
STP21，STP22）。CNT（ｎ）＝NOFFのときは、
ｉ（ｎ）＝“０”とし、論理変更をする（ステツプ
STP27，STP28）。このとき、NOFFにより入力
装置の論理“０”の応答時間が決定される。以上
の処理によつて、入力信号のフイルタリングがな
され、入力論理確定データが得られる。
なお、カウンタを２つ以上使用して、入力フイ
ルタ処理を行うこともできる。
ルタ処理を行うこともできる。
このように得られた入力論理確定データを制御
部１が読取りを所望する場合には、以下のような
処理を行う。
部１が読取りを所望する場合には、以下のような
処理を行う。
第８図は入出力装置と制御部との間でデータの
授受を行う処理手順の一例を示す。バス６に接続
された制御部１が入力データの要求をする場合、
制御部１は第９図示の動作タイミングに従い、バ
ス選択信号＊CS、データ保持信号＊TEDを有効
にする。入力部２４では、これに応じ、入力論理
確定データを保持する（ステツプSTP30〜32，
STP46〜48）。次に制御部１がバス選択信号＊
CS、アドレス信号A0〜A2、データ読取信号＊
RDを有効にすると、入力部２４は保持データを
データ線D0〜D7に出力し、データ同期信号＊
RDYを有効にする（ステツプSTP30〜33，
STP41〜45）。制御部１は、この＊RDYが有効に
なるのをまつてデータを読取り、＊CS，A0〜
A2，＊RDを無効にする。なお、ステツプ
STP31，STP41，STP46にて雑音の発生が検知
された場合には、ステツプSTP49にてその旨が
報知されるようにする。
授受を行う処理手順の一例を示す。バス６に接続
された制御部１が入力データの要求をする場合、
制御部１は第９図示の動作タイミングに従い、バ
ス選択信号＊CS、データ保持信号＊TEDを有効
にする。入力部２４では、これに応じ、入力論理
確定データを保持する（ステツプSTP30〜32，
STP46〜48）。次に制御部１がバス選択信号＊
CS、アドレス信号A0〜A2、データ読取信号＊
RDを有効にすると、入力部２４は保持データを
データ線D0〜D7に出力し、データ同期信号＊
RDYを有効にする（ステツプSTP30〜33，
STP41〜45）。制御部１は、この＊RDYが有効に
なるのをまつてデータを読取り、＊CS，A0〜
A2，＊RDを無効にする。なお、ステツプ
STP31，STP41，STP46にて雑音の発生が検知
された場合には、ステツプSTP49にてその旨が
報知されるようにする。
次に、外部機器への制御信号の出力処理につい
て説明する。
て説明する。
第１０図は出力部２５が行う出力処理手順の概
要の一例を示し、この処理は信号S1〜S3によつ
て起動される。まず、ステツプSTP8にてバス６
より記憶部５７に展開された出力データを読取
り、ステツプSTP9にてデータ出力／保持部５３
によりデータを出力し、保持する。また、ステツ
プSTP10，STP11にて出力論理確定データの表
示を行つた後、ステツプSTP12，STP13により
表示を消灯してステツプSTP8に復帰する。
要の一例を示し、この処理は信号S1〜S3によつ
て起動される。まず、ステツプSTP8にてバス６
より記憶部５７に展開された出力データを読取
り、ステツプSTP9にてデータ出力／保持部５３
によりデータを出力し、保持する。また、ステツ
プSTP10，STP11にて出力論理確定データの表
示を行つた後、ステツプSTP12，STP13により
表示を消灯してステツプSTP8に復帰する。
ステツプSTP8，STP9の処理にて、外部機器
にデータを出力する処理は第８図のように行う。
すなわち、第１１図の動作タイミングに従い、制
御部１が信号＊CS，A0〜A2，D0〜D7およびデー
タ書込み信号＊WTを有効にすると、出力部２５
は、D0〜D7上のデータを読取り、データ同期信
号＊RDYを有効にし（ステツプSTP30〜
STP40）、制御部１と同期をとる。また、データ
の保持を行う処理はこの次に制御部１が信号＊
CS，＊TEDを有効にすると、出力部２５は前記
処理で読取つたデータを保持し、出力論理確定デ
ータとする。
にデータを出力する処理は第８図のように行う。
すなわち、第１１図の動作タイミングに従い、制
御部１が信号＊CS，A0〜A2，D0〜D7およびデー
タ書込み信号＊WTを有効にすると、出力部２５
は、D0〜D7上のデータを読取り、データ同期信
号＊RDYを有効にし（ステツプSTP30〜
STP40）、制御部１と同期をとる。また、データ
の保持を行う処理はこの次に制御部１が信号＊
CS，＊TEDを有効にすると、出力部２５は前記
処理で読取つたデータを保持し、出力論理確定デ
ータとする。
なお、第５図および第１０図における表示処理
は、第１２図ＡおよびＢに示すように、信号Ｓ１
〜Ｓ３の設定に応じて第１３図ＡまたはＢのいず
れかを選択し、入力論理、出力論理に対応させて
表示を行うことができる。
は、第１２図ＡおよびＢに示すように、信号Ｓ１
〜Ｓ３の設定に応じて第１３図ＡまたはＢのいず
れかを選択し、入力論理、出力論理に対応させて
表示を行うことができる。
このように表示形式を選択できるようにすれ
ば、用途に応じて消費電力の節減を行うことがで
きる。
ば、用途に応じて消費電力の節減を行うことがで
きる。
［発明の効果］
以上説明したように、本発明によれば、シーケ
ンサの入出力装置を外部機器に柔軟に対応できる
ようにしたので、回路構成部品点数が大幅に削減
でき、以て容積縮小化、価格低減化が実現でき
る。また、入力論理判定を行う入力フイルタはソ
フトウエア処理より変更できるので、仕様変更に
伴う回路定数変更が容易に行える。
ンサの入出力装置を外部機器に柔軟に対応できる
ようにしたので、回路構成部品点数が大幅に削減
でき、以て容積縮小化、価格低減化が実現でき
る。また、入力論理判定を行う入力フイルタはソ
フトウエア処理より変更できるので、仕様変更に
伴う回路定数変更が容易に行える。
さらに、入力フイルタの機能およびその設定・
変更の機能を一体のユニツトである入出力装置に
おいて行うので、シーケンスコントローラ本体の
負荷軽減にも資することができる。
変更の機能を一体のユニツトである入出力装置に
おいて行うので、シーケンスコントローラ本体の
負荷軽減にも資することができる。
第１図は本発明の全体構成図、第２図は本発明
プロセス入出力装置の一構成例を示すブロツク
図、第３図および第４図は、それぞれ、第２図示
の装置における入力部および出力部の信号の接続
状態を示す説明図、第５図は入力部による入力処
理手順の一例を示すフローチヤート、第６図は入
力部による入力論理確定手順の一例を示すフロー
チヤート、第７図は第６図示の処理における動作
タイミングを示すタイミングチヤート、第８図は
第２図示の入出力装置によるデータ授受処理手順
の一例を示すフローチヤート、第９図は第８図示
の処理におけるデータ入力時の動作タイミングを
示すタイミングチヤート、第１０図は出力部によ
る出力処理手順の一例を示すフローチヤート、第
１１図は第８図示の処理におけるデータ出力時の
動作タイミングを示すタイミングチヤート、第１
２図ＡおよびＢは第２図示の装置における表示部
の表示タイミングの２例を示すタイミングチヤー
ト、第１３図はシーケンサの一般的構成例を示す
ブロツク図、第１４図および第１５図は、それぞ
れ、従来の入力部および出力部の構成例を示す説
明図である。 １……制御部、４，２４……入力部、５，２５
……出力部、６……バス、１１……端子、１２ａ
〜１２ｍ……抵抗、１３……コンデンサ、１４…
…バツフア、１５……フオトカプラ、１８……ト
ランジスタ、４０，５０……信号変換部、４１…
…入力制御部、４３……データ読取部、４７，５
７……データ記憶部、４９，５９……表示部、５
１……出力制御部、５３……データ出力／保持
部、６０……バス制御部、６２……バス雑音除去
部、７０……入出力選択部、７２……点数／応答
時間選択部、７４……表示選択部、Ｓ１〜Ｓ３…
…選択信号、A0〜A2……アドレス信号、D0〜D7
……データ信号、＊CS，＊RD，＊WT，＊
TED，＊RDY……制御信号、１００……入力手
段、１０１……読取り手段、１０２……入力制御
手段、１０３……第１記憶手段、１１０……出力
手段、１１２……出力制御手段、１１３……第２
記憶手段、１２０……設定手段、１３０……バス
制御手段。
プロセス入出力装置の一構成例を示すブロツク
図、第３図および第４図は、それぞれ、第２図示
の装置における入力部および出力部の信号の接続
状態を示す説明図、第５図は入力部による入力処
理手順の一例を示すフローチヤート、第６図は入
力部による入力論理確定手順の一例を示すフロー
チヤート、第７図は第６図示の処理における動作
タイミングを示すタイミングチヤート、第８図は
第２図示の入出力装置によるデータ授受処理手順
の一例を示すフローチヤート、第９図は第８図示
の処理におけるデータ入力時の動作タイミングを
示すタイミングチヤート、第１０図は出力部によ
る出力処理手順の一例を示すフローチヤート、第
１１図は第８図示の処理におけるデータ出力時の
動作タイミングを示すタイミングチヤート、第１
２図ＡおよびＢは第２図示の装置における表示部
の表示タイミングの２例を示すタイミングチヤー
ト、第１３図はシーケンサの一般的構成例を示す
ブロツク図、第１４図および第１５図は、それぞ
れ、従来の入力部および出力部の構成例を示す説
明図である。 １……制御部、４，２４……入力部、５，２５
……出力部、６……バス、１１……端子、１２ａ
〜１２ｍ……抵抗、１３……コンデンサ、１４…
…バツフア、１５……フオトカプラ、１８……ト
ランジスタ、４０，５０……信号変換部、４１…
…入力制御部、４３……データ読取部、４７，５
７……データ記憶部、４９，５９……表示部、５
１……出力制御部、５３……データ出力／保持
部、６０……バス制御部、６２……バス雑音除去
部、７０……入出力選択部、７２……点数／応答
時間選択部、７４……表示選択部、Ｓ１〜Ｓ３…
…選択信号、A0〜A2……アドレス信号、D0〜D7
……データ信号、＊CS，＊RD，＊WT，＊
TED，＊RDY……制御信号、１００……入力手
段、１０１……読取り手段、１０２……入力制御
手段、１０３……第１記憶手段、１１０……出力
手段、１１２……出力制御手段、１１３……第２
記憶手段、１２０……設定手段、１３０……バス
制御手段。
Claims (1)
- 【特許請求の範囲】 １ 外部機器からの入力信号を読取る読取り手段
と、当該読取られた信号から外部入力信号の入力
状態を判別する手段と、当該判別により確定され
た入力状態を格納する第１記憶手段とを有する入
力手段と、 シーケンスコントローラのバスより入力された
外部機器へのデータを記憶する第２記憶手段と、
当該記憶された外部機器へのデータを出力し、保
持する出力制御手段とを有する出力手段と、 前記入力手段と出力手段との切替えおよび入出
力点数の切替えならびに入力の応答時間の設定を
行う設定手段と、 前記第１および第２記憶手段と前記バスとの間
でデータの授受を行うバス制御手段とを具え、 前記入力手段、前記出力手段、前記設定手段お
よび前記バス制御手段を一体のユニツトとして構
成してなることを特徴とするシーケンスコントロ
ーラのプロセス入出力装置。 ２ 特許請求の範囲第１項記載のシーケンスコン
トローラのプロセス入出力装置において、前記入
力手段および出力手段は、それぞれ、前記確定さ
れた入力状態および出力状態を表示する第１およ
び第２表示手段を有することを特徴とするシーケ
ンスコントローラのプロセス入出力装置。 ３ 特許請求の範囲第２項に記載のシーケンスコ
ントローラのプロセス入出力装置において、前記
設定手段は前記第１および第２表示手段の表示状
態を設定することを特徴とするシーケンスコント
ローラのプロセス入出力装置。 ４ 特許請求の範囲第１項ないし第３項のいずれ
かの項に記載のシーケンスコントローラのプロセ
ス入出力装置において、前記バス制御手段はバス
に雑音が混入したときに、該雑音を除去するため
のバス雑音除去手段を有することを特徴とするシ
ーケンスコントローラのプロセス入出力装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239339A JPS61118802A (ja) | 1984-11-15 | 1984-11-15 | シ−ケンスコントロ−ラのプロセス入出力装置 |
| KR1019850008395A KR900006286B1 (ko) | 1984-11-15 | 1985-11-11 | 시이퀀스 제어기의 프로세스 입출력장치 |
| DE3540066A DE3540066C2 (de) | 1984-11-15 | 1985-11-12 | Prozeß-Eingabe/Ausgabe-Gerät für eine Folgesteuervorrichtung |
| US06/797,650 US4745540A (en) | 1984-11-15 | 1985-11-13 | Process input/output system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59239339A JPS61118802A (ja) | 1984-11-15 | 1984-11-15 | シ−ケンスコントロ−ラのプロセス入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61118802A JPS61118802A (ja) | 1986-06-06 |
| JPH0525124B2 true JPH0525124B2 (ja) | 1993-04-12 |
Family
ID=17043259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59239339A Granted JPS61118802A (ja) | 1984-11-15 | 1984-11-15 | シ−ケンスコントロ−ラのプロセス入出力装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4745540A (ja) |
| JP (1) | JPS61118802A (ja) |
| KR (1) | KR900006286B1 (ja) |
| DE (1) | DE3540066C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182803A (en) * | 1986-12-12 | 1993-01-26 | Heidelberger Druckmaschinen Ag | System for inputting and/or outputting signals of a digital control system for a printing machine including a digital filter |
| DE3642500A1 (de) * | 1986-12-12 | 1988-06-23 | Heidelberger Druckmasch Ag | System zur ein- und/oder ausgabe von signalen eines digitalen steuersystems |
| JPS63311402A (ja) * | 1987-06-12 | 1988-12-20 | Fanuc Ltd | Ｐｌｃ装置 |
| JP2576141B2 (ja) * | 1987-08-26 | 1997-01-29 | 日本電装株式会社 | 制御システムの状態出力装置 |
| JPH0268604A (ja) * | 1988-09-05 | 1990-03-08 | Hitachi Ltd | プログラマブルコントローラの出力回路 |
| EP0374293A1 (de) * | 1988-12-22 | 1990-06-27 | Siemens Aktiengesellschaft | Ausgabeschaltungsanordnung |
| JPH07588A (ja) * | 1992-02-26 | 1995-01-06 | Kazumi Yanase | スキー運搬具 |
| JPH0764817A (ja) * | 1993-08-30 | 1995-03-10 | Mitsubishi Electric Corp | 故障検出システム |
| DE19514472A1 (de) * | 1995-04-19 | 1996-10-24 | Siemens Ag | Ausgabeverfahren und zugehörige Ausgabeschaltung |
| US6907488B1 (en) | 1999-09-14 | 2005-06-14 | Siemens Aktiengesellschaft | Serial data transmission via a bus system |
| CN104834264B (zh) * | 2015-04-22 | 2017-11-07 | 中车青岛四方车辆研究所有限公司 | 铁路客车控制室plc检测系统及方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197609A (en) * | 1981-05-29 | 1982-12-03 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS58139233A (ja) * | 1982-02-13 | 1983-08-18 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラの入出力装置 |
| JPS59109904A (ja) * | 1982-12-15 | 1984-06-25 | Matsushita Electric Works Ltd | 制御方式 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2612916A1 (de) * | 1976-03-26 | 1977-10-20 | Licentia Gmbh | Einrichtung zur erstellung von unterschiedlichsten verknuepfungsnetzwerken mit speicher-, zeit- und zaehlverhalten |
| JPS56108109A (en) * | 1980-02-01 | 1981-08-27 | Fanuc Ltd | Programmable sequence controller |
| JPS5760411A (en) * | 1980-09-29 | 1982-04-12 | Toyoda Mach Works Ltd | Status display device of sequence controller |
| JPS5884308A (ja) * | 1981-11-16 | 1983-05-20 | Toshiba Mach Co Ltd | プログラマブルシーケンスコントローラの制御装置 |
| JPS60128505A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | プログラマブルコントロ−ラ |
-
1984
- 1984-11-15 JP JP59239339A patent/JPS61118802A/ja active Granted
-
1985
- 1985-11-11 KR KR1019850008395A patent/KR900006286B1/ko not_active IP Right Cessation
- 1985-11-12 DE DE3540066A patent/DE3540066C2/de not_active Expired - Fee Related
- 1985-11-13 US US06/797,650 patent/US4745540A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57197609A (en) * | 1981-05-29 | 1982-12-03 | Omron Tateisi Electronics Co | Programmable logic controller |
| JPS58139233A (ja) * | 1982-02-13 | 1983-08-18 | Omron Tateisi Electronics Co | プログラマブル・コントロ−ラの入出力装置 |
| JPS59109904A (ja) * | 1982-12-15 | 1984-06-25 | Matsushita Electric Works Ltd | 制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900006286B1 (ko) | 1990-08-27 |
| US4745540A (en) | 1988-05-17 |
| DE3540066C2 (de) | 1997-05-07 |
| DE3540066A1 (de) | 1986-05-28 |
| JPS61118802A (ja) | 1986-06-06 |
| KR860004349A (ko) | 1986-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| EXPY | Cancellation because of completion of term |