JPS60128505A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はブロクラム可能なシーケンスコントローラに係
り、特ｌこユニット構成とした入出力回路が多数設置ｇ
ｎる場合のアドレス選択の容易化を因ったものである、 〔発明り〕Ｗ景〕 一般的なプログラム可能なシーケンスコアトローラシス
テム（以下ＰＣ８と称す）は、論理演算を正体とした演
算処理部と、プログラム可能な論理演算内容を記憶する
ためＱ）ブロクラム記憶部。

該記憶部の内容に基づいて、前記演算処理部により外部
接点等の信号を取込むための入力回路部。

および演算結果を出力し、外部機器を駆動Ｔるための出
力回路部から構成ざｎ、ている。

こり）ように構成さｒｌ、た一般的なＰＣ８では、そｑ
）制御規模が大きくなると別体で構成配置さｎ、た入出
力回路部が当然多くなるため、前記演算制御部およびプ
ログラム記憶部と分離した入出力回路部２′・３′（い
わゆるユニット式入出力回路）を設け、第１図のように
該入出力回路部毎にスイッチ８′で定義さｎ、たアドレ
スをユニッ目からの信号で指定したり、また嬉２図のよ
うｉｃ上記各入出力回路部の内部においてアドレス選択
のための信号＃−Ｈ９’の部分で順次すらして自動的に
ハードでアドレスを指定する方法等が行なわｎている。

しかしながら、上記した方法は、各入出力回路部と前記
した演算制御部間を結ぶアドレス選択のための信号線カ
Ｓ多くなるという欠点があり、：！た信号＋ｉ！ｉｉを
介して外来雑音等？多く受けやずいという問題がある。

また入出力回路部を配置する上で入力回路部、出力回路
部力）の区別が必要になり。

そのための特別な回路？設けると共に、あらかじめ信号
を送る際区別しながら伝達しなけゎ、ばならないという
欠点がある。

〔発明の目的〕

本発明（す上記問題点を克服し少ない信号線で。

かつ、簡単な回路ｌこより、入出力回路部を任意に配置
できるようにしたプログラマブル、シーケンスコントロ
ーラを提供することを目的としている。

〔発明Ｑ〕概要〕 本発明では演算側副ユニットｉこ接続した各入出カニニ
ット部ＩＣ％選択ラッチ回路′ｆ＃け、ある入出カニニ
ットの選択回路の出力が後段ユニットの選択回路の入力
に接続きれるように各選択ラッチ回路を直列に接続し、
演算制御ユニットｔこ近く配置さｎｊ：入出カニニット
に選択信号を送出し、該選択ラッチ回路の出力によりア
ドレス選択を行なうと共に、後段の入出力回路部に設け
た選択ラッチ回路に信号を伝達する点に特徴がある。

〔発明の実施列〕

以下１本発明の第１実施列を第３図、窮４図により詳細
に説明Ｔる。

酊３図ｉｃ′ｉ３いで、ｌは論理演算その他ＰＣ８とし
ての各種制御を行なうための演算制御ユニットであり、
各種演算を行なう中央処理回路（以下ＣＰＵと称ｒ）１
ｘ、プログラム可能な論理演算内容を記憶するための記
憶部（以下ユーザメモリと称ｙ）　１２　、外部入出力
回路部（以下入カニニットまたは出カニニットと称ｒ　
）ｆ））らの情報（ＯＮまたはＯＦＦ状態）あるいは内
部入出力処理結果を記憶するための読み書き可能なデー
タメモ−１１３、プログラム操作あるいはプログラム内
容を表示するためのプログラムローダ（本図では図示し
でに制御する手＊Ｖ記憶するシステムＲ，ＯＭ部１５で
構成されている。１６は入出カニニットとのインタフェ
ース回路（ＩＰ）であり５片方が双方向バスバッファ６
ＣよっでＣＰＵバス１９とｍ続８１．。

他方がコネクタＡＨ介して入出カニニット２，３のユニ
ットバス５に接続キわ、でいる。インタフェース１６ζ
オコントロール端子Ｇｌ、Ｇ２ｐ有し、一端Ｇ】がシス
テムとしての選択信号１Ｒ２０に接続さｎｌ、他端Ｇ２
がＣＰＵＩＩのバス方向を制御Ｔル信号の送出端に接続
ざｎ、る。インダーフェース１６は出力信号が“０″“
ｌ′の他ｌご選択信号によって非選択となったとき高抵
抗となる状態形式をとり、またＣＰＵＩＩカ）ら几／Ｗ
線１０（読出し書込線）を介して送出ｇｒｌるＲ／Ｗ信
号によって制御ざｎ、る。

１８は、選択線、１７Ｇ−１選択タイミング信号を出丁
クロック線で、コネクタＡ−Ｃを介して後段ユニット内
の回路ｌこ接続さｎ、る。

２は入カニニットで、入力バッファ２１と選択ラッチ回
路さしでの１ビツトラッチ回路２３を備えている。入力
バッファ２１にはチャタ１１ングが除去された外部接点
等からの外部信号２２が印ヵＵざｎｌ、出力が３状態形
式で出される。入力バッファ２１は上記ラッチ回路２３
のラッチ出力信号によって制御すｎ６．その出力は高抵
抗となったり。

あるいは外部信号２２がそのままの状態で出力ざｎ、る
。入力バッファの上記出力はユニットバス５に接続され
る。上記ラッチ回路２３はコネクタＡ２介してクロック
蕨】７と選択線１８に接続さ石１、また出力端子２５と
ユニットバス５はコネクタＢ〜Ｃｉ介して後段のユニッ
トに接続さ１する。

６は演算制御ユニット１から各ユニットに＋１セ゛ノド
信号を送出Ｔるためのリセット線である。

３は、出カニニットである。３２は多ビットラッチ回路
で、入力端子がユニットバス５に接続さｎ、、　後述す
るところの１ビットラッチ°回路３３の出力端子３５か
らの信号によって所定タイミングでユニットバス５上の
データを取込んでラッチし、ラッチ内容を出力信号増巾
回路３４に伝え外部機器を駆動する信号として出力端３
６に出丁。３１は入力バッファであり、上記ラッチ内容
分上記した出力端子３５からの信号ｌζよって所定タイ
ミングでユニットバス５にフィードバックするものであ
り、前記入力バッファ２１と同構造をもつ、３３は、１
ビツトラッチ回路で、前記しＲラッチ回路２３と同様ｌ
こコネクタＣを介してその出力端子３５が後段に接続さ
ｎ、る。

４・・・Ｎは、入カニニットあるいは出カニニットで、
そｎ、ぞれ上記した２あるいは３と同じ構成である。

また、上記した各入出カニニットのラッチ回路２３．３
３Ｉこはクロック線１７が共通接続ｇｎ、。

前記した演算制御ユニット１からクロック信号が供給す
ｎ、る。従って各ラッチ回路の入力端子ｌこ加わる選択
線１８からの選択信号が同期してラッチざｎ、る０　リ
ード／ライ　トヤセ（ト几７偏■と鋼重［争Ｒ，／Ｗ線
１０に送出すｎ、るＲ／Ｗ信号は、レベルが”１”の時
読出し状態、”０”の時書込状態と定義ｇ　ｎ、、入力
バッファ２１あるいは３１の選択端子Ｇ２の一端に接続
ぎわ、ると共に、ラッチ回路３２の書込信号端子ＷＥに
接続されているＯすなわち、入力バッファ２ｊ、、３１
では、そｎ、ぞわ、ラッチ回路２３・３３の出力端２５
・３５に出る出力信号と、上記几／Ｗ信号とが所定の条
件（共に“１”）に整った時、外部入力からの信号をユ
ニットバス５に出力Ｔることができ、同様に出力ラッチ
３２では、ユニットバス５の信号をラッチＴることがで
きる。

また、各ユニットの１ビツトラッチ回路はリセツｌ−＠
６が共通接続ｇｎ、、Ｉ＋上セツト号６Ｃよって電源投
入時等にラッチ内容ヲ１１セットｆるようになっている
。

さて、このように構成ざｎ、たＰＯ２の動作を第３図５
＠４図により説明する。

まず、電源投入後演算制御ユニット１は、論理演算等の
処理に先たち、あらかじめ外部入力信号を読み書き可能
なデータメモｌ　１３の所定の位置に転送Ｔる。具体的
ｌこは次のようｌこなすｎ、る。

（１）ＣＰＵＩＩは１選択線１８を介して演算処理ユニ
ット１に最も近く接続されたユニット２にアドレス信号
としての信号′１”を送出しで、こｎ。

をラッチ回路２３にラッチＴる。ごのラッチタイミング
はクロック線１７を介して伝わるグロック信号によりな
ざｎ、る。同タイミングで後段のラッチ回路３３もラッ
チされるが、その入力として磁力０ｇｎ、るラッチ回路
２３の出力端子２５がまだ０”であるため、この”０”
がラッチさｎ、るだけである。従って最初のタイミング
では入カニニット２のみが指定びわ、る。

（２）ラッチ回路２３は、出力端子２５が“０゜から１
−に変化し、１″がユニット２が指定ざｎ、たことを息
味し、大力バッファ２１１７）Ｇｌｉ子に伝えらｎ、る
。

（３）Ｃ［’Ｕ１１は最初第４図に示すデータメモリ１
３の先頭の番地の内容′ｆａ出し、この内容を゛インタ
ーフェース１６に対して書込み動作Ｐ行なう。ＪＬ体的
には該インターフェース１６を選択し、Ｉ−Ｌ／Ｗ線１
０を”０”にして、ユニットバス５の方向を入出カニニ
ットの方向ＫＬＪ、、ＣＰＵ、＜ス１９の情報を人出カ
ニニット上のユニットバス５に転送する〇 Ｃ′７１時各入出カニニットで選択状態にあるのｉ′ｌ
ｔユニット２であるが、入力バッファ２１の端子Ｇ２力
”　Ｏ”　信号（Ｒ／Ｗｉ１！　１０　！ｉＪ：ツｒ供
給ｇｎ。

る）であるため５その出力が依然として高抵抗であって
ユニットバス５上のデータは無視さ石、る、。

（４）ＣＰＵＩＩは次にインターフェース１６に対して
読出し動作２行なう。具体的には該インターフェース１
６を選択し、Ｐ、／Ｗ＠　ｌ　Ｑを”１゜にして、バス
方向４Ｃ））［Ｊバス１９の方向にする。

こｎ、によって入カニニットの入力バッファ２１の０１
・Ｇ２喘子共に１″（！：なるため、外部入力信号２２
がユニットバス５に出力さｎ、、　ＣＰ　Ｕ　ハス１９
にも伝えらｎる。このようにして、ＣＰＵ１１は外部入
力信号の読出し動作を行ｒ（う。

（ｓ）　ＣＰ　Ｕ　１１は上記情報（入力信号）を具４
図のデータメモ１１１３の先頭位置Ｍに転送する。

（６）次にＣＰ　０１１により選択線１８２介して演算
側（財）ユニット１に最も近く接続ざｎ、た入出カニニ
ット（窮３図の場倉入カユニツｌ−２）　ｌｃ７１−”
レス信号としての“Ｏ”をラッチさせる。ラッチするタ
イミングは上記した（１）と同じである。この詩人カニ
ニット２．出カニニット３のラッチ回路２３．３３のラ
ッチ内容についで考えると１人カニニット２では、前記
選択線１８紮介して送出された内容つまり”０”がラッ
チサｎ、るためラッチ回路２３の出力端子２５は”０”
になり、入力バッファ２１の一端Ｇ１は非選択状態とな
って該入力バッファ２Ｊの出力は高抵抗状態となる。こ
こテ出カニニット３のラッチ回路３３は前段σ）信号。

ＴｆＸわち入カニニット２のラッチ回路２３の以前の出
力内容”１”がラッチサｎ、る。従って該ラッチ回路３
３の出力端子３５は１′となり人力バッファ３１の選択
端子の一端Ｇ１が選択状態おすり、かつラッチ回路３２
も選択状態となる。

（７）　ＣＰ　Ｕ　１１は、に４図に示すデータメモリ
１３の先頭の次の位置Ｍ＋１の内容をインターフェース
１６に対して書込みを行なう、丁なわち。

Ｒ／Ｗ線１０を”Ｏ”にしてバス方向を入出カニニット
の方向にし％ＣＰＵバス情報ヲユニットハス５１こ転送
Ｔる。

この時出力ラッチ３２の書込み端子ＷＥが“０”になる
ためユニットバス５上の内容をラッチする。

この内容は増幅回路３４に伝えらｎ、る。ここで入力バ
ッファ３１は一端Ｇ２が“０”であるため以前さしで高
抵抗状態である。

（８）次にＣＰＵＩＩは、インターフェース１６に対し
て読み出し動作を行なう。ＴなわちＲ／Ｗ線１０を”１
”にする。従って入力バッファ３１の一端Ｇ２が“１“
となるため、前記したラッチ回路３２の内容が入力バッ
ファ３１を介してユニットバス５上に伝達ｇｎ、、ＣＰ
Ｕバス１９）Ｃ伝えらｎ、るこａになる。従ってＣＰＵ
ＩＩはこの情報を内部入力信号おして読み、第４図デー
タメモリ】３の先頭の次Ｍ＋１に転送する。丁なわち、
メモリ１３’７１Ｍ＋１の内容は変らない。

（９）以下データメモ＋１１３の次の位置Ｍ＋２から順
次同様の動作を繰り返しＭ−１−Ｈの位置まで行なえば
終了となる。

００）Ｃの後ＣＰＵＩＩはユーザメモリ１２の内容１こ
従って論理演算？開始する。この時入力取込みぢよび演
算結果り〕出力はデータメモ１１部１３１こ対して行な
う。

（１１）ユーザメモｌ）部１２の内容に従つに丁べでの
演算（１スキヤニング）が終了すると再び（］）から同
じ動作を繰り逗子、 以上のようにして論理演算に先立って入出カニニットと
データメモリ部１３間の書込み、読出し動作を行なった
後輪埋演算を行なうわけであるが。

上述した内容から、各ユニット選択のための信号、が各
１ビツトラッチ回路を介して直列に伝えらｎ。

るため５各ユニツトが順番に確実に選択されることｌこ
なる。また入カニニットに対してデータメモリ１３の内
容を転送した場合は無視さ石２、出カニニットに対しで
読み出し２行なった場合、同じ内容がデーｌメモ＋１１
３にフィードバックさワることが理解できる。従ってユ
ニットの入出力のちがいにかかわらす同じ指令信号を供
給できるのであるＣ 以上は各ユニット毎に該ユニット内の複数の入力または
出力信号を同時に扱うことができる高速動作の実施列で
あり、そのためユニットバス５を複数本で構成しである
。

次に＠２の実１ｉ８ｉ列について以下に説明ｆる。

第５図はその回路構成を示ｆ。

２は入カニニットであり２１１は多ビット人力バッファ
で、並列信号入力端子２０１〜２０１１．該入力端子に
対応した選択端子０１〜ｏｎ２よび信号出力端子ＯＵＴ
及び読出し端子′Ｉ′ＬＤが設けらｎ。

た素子である。

こＣで該素子の機能を説明すると、ます、読み出し端子
孔り力Ｓ”０”の時は信号出力端子ＯＵＴが高抵抗状態
となり、読み出し端子孔りが”１”で、かついずｎ、の
選択端子Ｇ１〜Ｇｎも選択さｎ、ない時も信号出力端子
０　Ｕ　’ｌ’は高抵抗状態となる。

次に読み出し端子ＲＤが“１“で、いずｎかの選択端子
０１〜Ｇｎが選択さｎ、た時、該選択端子Ｇ】〜Ｇｎに
対応しに並列信号入力端子２０１〜２０ｎの信号が信号
出力端子ＯＵＴに伝えらｎ、る。

次に２３１は複数のラッチで構成する多ビツトラッチ素
子からａる一種の直列ビットからなるシフトレジスタで
あり、並列出力端子０１〜Ｇｎ。

直列入力端子り、オバーフロ一時にその端子からクロッ
クが発生する直列出力端子ＧＯ［ＪＴ、りロック端子Ｃ
Ｋ、リセット端子Ｒｉ有する。該ラッチ素子２３１の＠
能は、前記実施例で説明した１ビツトラッチ回路が複数
個直列接続キわ、たもので。

前記実施列と同じ動作、丁なわちクロックＩＷ１７で供
給すｎ、るクロック信号により入力端子りの信号が久々
しこシフトさｎ４カ）つ、各ビット毎の出力端子０１〜
Ｇ　ｏ　ｌζ伝えら石るものである。また、シフトざｎ
、た信号が端子Ｇ　ｎ　ｊこ移った後はクロック信号が
出力端子ＧＯＵＴの信号として伝達線２５ｎ　＋　１　
’ｆ介して後段ユニットのクロック端子ＣＫに伝えらｎ
、る。

次に出力ユニソｈ３１ｒついで説明する。

３３１は多ピッＩ・ラッチ素子からなるう゛ノ千回路で
、上記で説明した多ビツトラッチ素子２３１と同じ構成
をもつ。３２１は出力ラッチ回路で。

複数の並列出力端子３０１〜３０ｎ、該出力端子３０１
〜３Ｑｎに対応した選択端子０１〜Ｏｎ。

データ入力端子ＩＮ、書込み端子ｗＢ＝、有しでいる。

該素子の機能番ごついで説明すると、ます、書込み端子
Ｗｔモが“１”の時、または２選択端子Ｇ１〜Ｇｎのい
すｎ、も選択さｎ、ない時は並列出力端子３０１〜３０
ｎの状態は以前の状態を保ち、書込み端子ＷＲが“０”
で１選択端子０１〜Ｇｎｑ）いすｎ、かが選択すｎ、る
♂データ入力端子ＩＮの内容が、上記選択端子０１〜Ｇ
ｎに対応した素子内のラッチに記憶すｎ、ると共に並列
出力端子３０１〜３０ｎに伝えらｎる。

また、３１１は上記入カニニット２で説明した多ビット
人力バッファ２１１と同じ構成Ｐ有し。

上記出力ラッチ素子３２１の出力信号をデータ線５１に
伝えることができる。

ざて、このように構成した入出カニニット回路の動作を
説明すると・ １）多ビツトラッチ回路２３１，３３１はあらかじめ１
１セツト線６１こよりリセットｇｎ、、該多ビットラッ
チ回路の複数の選択端子が全て非選択状態にある。

２）Ｃ：ＰＵＩＩにより選択線１８を介してＣＰｕ１ｉ
ｉこ最も近く接続されたユニット（第５図の場合入カニ
ニット２）の多ビツトラッチ回路２３１に”１″をラッ
チさせる０ラツチさせる夕１ミングはクロック線１７に
伝わるクロック信号によって決めらｎ、る。

３）ＣＰＵＩＩはデータメモ１１１３の先頭Ｍの内容を
読出し、データ線５１にこの内容２伝える。

４）ＣＰＵＩＩはＲ／Ｗ線１０を”０”にする０５）こ
の時上記２）に応いて、多ピットラツナ回路２・３１は
その先頭が選択さｎ、た状態にゐるｌ）Ｓ。

読み出し端子孔りが”（ビであるため、ａｌ力端子ＯＵ
　Ｔは高抵抗状態ｌこあり、上記しにデータ線５１に伝
えらｎ、り内容は無効となる。

６）次にＣＰＵＩＩは、Ｒ／Ｗ線１０を”１”にする。

この時１選択端子Ｇ１が選択状態にある。

〔（５）参照〕ため該選択端子にヌ・↑応した並列信号
入力端子２０１の外部入力信号が０　［Ｊ　Ｔ　端子を
介してデータ線５１に伝えらｒ＋、る。

７）ＣＰ　Ｕ　１１はこの内容を読み取り、データメモ
１）１３の先頭Ｍり）Ｇｌ対応部分に伝送記憶させる。

８）次にＣＰＵｌｌにより選択線１８を介しでＣＰＵＩ
Ｉに最も近く接続ざｎ放ユニット（第５図＋７）場せ入
カニニット２）の多ビツトラッチ素子２３１　ＥＣ″（
ビ（非選択アドレス信号）をラッチさせる。ラッチさせ
るダ１ミングはクロック紐１７のクロック信号によって
決めらゎる。

この時、多ビツトラッチ回路２３１はシフト動作が行な
わわ７．＠２番目の選択端子Ｇ２が“１”ト４［つて入
力バッファ２］］のＧ２部分が選択状態となる。

９）以下、前記ステップ１）〜８）を繰返しで行なわｎ
データメモ’Ｉ　１３ｑ）Ｍ＋ご外部入力信号が記憶さ
ｒｌ、さらにＭ＋１〜Ｍ＋Ｎまで行って必要な入力信号
を取入ｎた後、’ＣＰＵ１１＋こおいでユーザメモ−１
１２の内容ＣＣ従つで論理演算がなされる。こｎ、が終
了すると再び上記（］　）から繰返し動作がなざｎる。

ここで、出カニニット（（ついで説明を省略したが、上
記（ｓ）ｔｃｇけるデ〜り朦５１に伝えらｎた内容が選
択さｎた選択端子ｔＣ対応した連列出力端子３５１〜３
５ｎＫ伝えらｎるこ々ＣＣなる。

先の第１の実棒列では複数のユニットバス縁５を設けて
いたが＠２の実施列では単数のデータ線５１のみでよい
。従ってざらに少い信号線で済む。

また、第１の実織列、鼾２Ｌ７′）実總列共ｌ乙　１ビ
ツトラツチ回路、あるいは多ビツトラッチ回路ｌこ“０
″を繰り返しラッチさせる方式であり、この動作は、Ｃ
ＰＵＩＩ側で１度ラッチさせｎ、ば、この繰り返しはな
くなり、その分動作が早くなる。

次ｌＣ嘉３の実施列について層６図を用いて説明ｆる。

嬉６図ζオ、上記窮１．禦２の実施列におけるラッチ回
路としてｎビットカウンタ２３２（３３２）ｌｃ置き替
えたもので、他の部分は同じである。従って以下の説明
ではこのｎビットカウンタ２３２（３３２）ｌこついて
説明Ｔる〇 ｎビットカウンタ２３２（：’＋３２）はクロック端子
ＣＫ、出力端子０１〜Ｇｎ、キャリー出力端子Ｃ１１１
セット端子Ｒｐ有し、この機能は、りロック端子ＣＫに
与えらｎ、るクロック数１〜ｎに対応して出力端子０１
〜Ｇｎに順次出カキわ１、ｎを超えてクロック信号が入
力すｎ、る都度キャリー出力端子Ｃにオバーフロー信号
が１個づつ出力さｎ。

後段にクロック信号上して伝えらｎ、る。

丁なわち、出力端子０１〜Ｇｎが前記実施列の吉 選択端子に相等するわけである。

ところで５本実施列ではｎビットのカウンタで”０”か
ら１ロツタ数に応じて自動的にカウントを始めるので帥
記嘉１・＠２実栴例のように、ＣＰＵＩＩより選択のた
めの情報”１”または“０”２ＣＰＵ１１に最も近いユ
ニットに伝える必要がなく、クロック数に対応しに外部
入力信号を読み取−ることができ、または、データ線５
１の信号を出力ラッチ回路３２１に伝えるこさ力Ｓでき
るため。

前記＠２の実施列における信号線１８が不要となり少ζ
ｆい信号線で各ユニツＨ−選択することかできる。

また、上記ｎビットカウンタ２３２（３Ｒ２）が多ビッ
ト人カバツ７ア２１１あるいは多ビツトラッチ回路２３
１内１ご含まｎ、たものであｎ、ば配線等が不要となり
外来雑音等ｌこ一層強くなる。

〔発明の効果〕

本発明により、ば、入出カニニットにアドレス指定用の
ラッチ回路を設けることにより、多数の入出力ユニット
ヲ接続しても各ユニ゛ノド指定に少ない本数のアドレス
選択線で済む。

さらに各人出カニニットは順序に関係なく任意に配置で
きると共に、入カニニットと出カニニットの配分比率も
自由に変えることができる。

実施態様ｔｒよｎ、ば入出カニニット数を６４ユニごン
卜で比較した場合、各入出カニニットに選択回路を設け
た従来回路第１図でＣオアドレス割付グ〕ための信号線
は少くとも７本必要であり１本発明では２７Ｔ：で済む
ため１／３．５６ｃ減少ｆる。

また、禰２図のような各ユニット間のコネクタでアドレ
ス選択のための信号＃！ヲずらして行なう従来列では６
４本必要なため、こｎ、と比較Ｔるとｌ／３２ζご減少
できる。

【図面の簡単な説明】

婬１図―嬉２図は従来列であり、＃！】図はアドレス割
付ｌこ設定用スイッチを設けた従来列、窮２図はアドレ
ス選択信号縁の布線のし方をすらした従来ツリ、第３図
１′ｉ１本発明窟１実施列のブロック構成図、第４図は
データメモリの説明図、嬉５図は本発明窮２実施列のブ
ロック構成図、釘６図は本発明の釘３実抱列のブロック
構成図である。 １：Ｑ劃−ユニット、２：人カニニット。 ３：出カニニット、２３・３３・２３１・３３１：選択
ラッチ回路、４・・・Ｎ：入出カニニット滞１図 ｅ） 味 藩２図

Claims (1)

1. 【特許請求の範囲】 １、論理演算を主体ｅ！：ｙ″る演算制菌ユニット、こ
   の演算制御ユニットに接続され、同ユニットの指令に基
   づいて外部入力信号を取込むための大刀ユニット、上記
   演算ユニットに接続ざｎ、同ユニットの指令に基づやて
   外部負荷を駆動Ｔるための出ヵユニットヲ備え、上記各
   入出カニニットは上記演算■制御ユニットから送出キｎ
   、るアドレス信号を取込んで自身のユニット？指定Ｔる
   選択ラッチ回路を有し、この選択ラッチ回路は上記演算
   側副ユニットに近い入出カニニットに供給すｎまた上記
   アドレス信号を後段ユニットの選択ラッチ回路に順送り
   に伝達さｎ５るようｌこ各ユニットについて直列に接続
   ｇｎ、でなるプログラマブルコントローラ。 ２、上記選択ラッチ回路は、・−ビットラッチ回路で構
   放さｎ、でなる特許請求の範囲＠１項記載のプログラマ
   ブルコントローラ。 ３、上記選択ラッチ回路ｆオ、直列多ビットラッチ回路
   で構成ざｎ４．このラッチ回路の最終ビットの出力端ヲ
   後段ユニットの多ビツトラッチ回路の先頭ビットの入力
   端に接続さｎ、でなる特許請求の範囲第４項記載のプロ
   グラマブルコントローラ。 ４、上記選択ラッチ回路は多ビツトカウンタで構成され
   、このカウンタはオバーフロー信号端を後段ユニットの
   多ビツトカウンタの入力端に接続さｎ。 でなる特許請求の範囲第１項記載のプログラマブルコン
   トローラ。