JPH0581923B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はプログラム可能なシーケンスコントロ
ーラに係り、特にユニツト構成とした入力出力回
路が多数設置される場合のアドレス選択の容易化
を図つたものである。

〔発明の背景〕

一般的なプログラム可能なシーケンスコントロ
ーラシステム（以下PCSと称す）は、論理演算を
主体とした演算処理部と、プログラム可能な論理
演算内容を記憶するためのプログラム記憶部、該
記憶部の内容に基づいて、前記演算処理部により
外部接点等の信号を取込むための入力回路部、お
よび演算結果を出力し、外部機器を駆動するため
の出力回路部から構成されている。

このように構成された一般的なPCSでは、その
制御規模が大きくなると別体で構成配置された入
出力回路部が当然多くなるため、前記演算制御部
およびプログラム記憶部と分離した入出力回路部
２′，３′（いわゆるユニツト式入出力回路）を設
け、第１図のように該入出力回路部毎にスイツチ
８′で定義されたアドレスを演算制御ユニツト１
からの信号で指定したり、また第２図のように上
記各入出力回路部の内部においてアドレス選択の
ための信号線を９′の部分で順次ずらして自動的
にハードでアドレスを指定する方法等が行なわれ
ている。

しかしながら、上記した方法は、各入出力回路
部と前記した演算制御間を結ぶアドレス選択のた
めの信号線が多くなるという欠点があり、また信
号線を介して外来雑音等を多くうけやすいという
問題がある。また入出力回路部を配置する上で入
力回路部、出力回路部かの区別が必要になり、そ
のための特別な回路を設けると共に、あらかじめ
信号を送る際区別しながら伝達しなければならな
いという欠点がある。

〔発明の目的〕

本発明は上記問題点を克服し少ない信号線で、
かつ、簡単な回路により、入出力回路部を任意に
配置できるようにしたプログラマブル、シーケン
スコントローラを提供することを目的としてい
る。

（発明の概要） 本発明はプログラマブルコントローラにおい
て、CPUと、このCPUに接続されたCPUバス
と、このCPUバスに接続されたシステムROM
と、このCPUバスに接続されたユーザメモリ及
びデータメモリと、CPUバスに接続されてCPU
からの信号によりバス方向が制御されるインター
フエースと、CPUに接続されてクロツク信号を
出力するクロツク線と、CPUに接続されてデー
タの読出し／書込み信号を出力する読出し／書込
み線と、インターフエースに接続されてデータの
伝送を行なうユニツトバスと、CPUに接続され
後段に接続された他のユニツトの選択信号を出力
する選択線と、クロツク線、読出し／書込み線、
ユニツトバスおよび選択線のそれぞれに接続され
た端子を有する第１のコネクタを有して論理演算
を主体とする演算制御ユニツトと、 複数の入力端子と、これらの入力端子に接続さ
れた第１の入力保持手段と、選択信号によりこの
入力保持手段を選択する第１の選択ラツチ回路
と、第１のコネクタ及び上記第１の選択ラツチ回
路に接続されてクロツク信号を第１の選択ラツチ
回路に供給するクロツク線と、第１のコネクタ及
び第１の入力保持手段に接続されてデータの読出
し／書込み信号を第１の入力保持手段に供給する
読出し／書込み線と、第１のコネクタ及び第１の
入力保持手段に接続されてデータの伝送を行なう
ユニツトバスと、第１のコネクタに接続されて選
択信号を第１の選択ラツチ回路を介して伝送する
選択線と、クロツク線、読出し／書込み線、ユニ
ツトバスおよび選択線のそれぞれに接続された端
子を有するとともにこれらの端子が第１のコネク
タの対応する端子と同一位置に配置された第２の
コネクタを有し、選択信号をその後段に順送りに
伝達するように第１のコネクタと第１の選択ラツ
チ回路と第２のコネクタが選択線を介して直列に
接続されて演算制御ユニツトからの選択信号に基
づいて外部入力信号を取り込む入力ユニツトと、 ユニツトバスに接続された多ビツトラツチ回路
と、この多ビツトラツチ回路の出力に接続される
とともに多ビツトラツチ回路の各ビツトに対応し
た出力端子を増幅回路と、多ビツトラツチ回路の
出力に接続されるとともにその出力がユニツトバ
スに接続された第２の入力保持手段と、選択信号
により多ビツトラツチ回路または第２の入力保持
手段を選択する第２の選択ラツチ回路と、第２の
コネクタ及び第２の選択ラツチ回路に接続されて
クロツク信号を第２の選択ラツチ回路に供給する
クロツク線と、第２のコネクタ及び第２の入力保
持手段及び多ビツトラツチ回路に接続されてデー
タの読出し／書込み信号を第２の入力保持手段及
び多ビツトラツチ回路に供給する読出し／書込み
線と、第２のコネクタ及び第２の入力保持手段及
び多ビツトラツチ回路に接続されてデータの伝送
を行なうユニツトバスと、第２のコネクタに接続
されて選択信号を第２の選択ラツチ回路を介して
伝送する選択線と、クロツク線、読出し／書込み
線、ユニツトバスおよび選択線のそれぞれに接続
された端子を有するとともにこれらの端子が第１
のコネクタの対応する端子と同一位置に配置され
た第３のコネクタを有し、選択信号をその後段に
順送りに伝達するように第２のコネクタと第２の
選択ラツチ回路と第３のコネクタが選択線を介し
て直列に接続されて演算制御ユニツトからの選択
信号に基づいて外部負荷を駆動する出力ユニツト
を備え、 入力ユニツトおよび出力ユニツトはそれぞれ第
１のコネクタおよび第２のコネクタを介して演算
制御ユニツトに接続され、第１の選択ラツチ回路
および第２の選択ラツチ回路は選択線を介して他
の入力ユニツトまたは出力ユニツトに対し直列に
接続されることを特徴とするものである。

〔発明の実施例〕

以下、本発明の第１実施例を第３図、第４図に
より詳細に説明する。

第３図において、１は論理演算その他PCSとし
ての各種制御を行なうための演算制御ユニツトで
あり、各種演算を行なう中央処理回路（以下
CPUと称す）１１、プログラム可能な論理演算
内容を記憶するための記憶部（以下ユーザメモリ
と称す）１２，外部入出力回路部（以下入力ユニ
ツトまたは出力ユニツトと称す）からの情報
（ONまたOFF状態）あるいは内部入出力処理結
果を記憶するための読み書き可能データメモリ１
３、プログラム操作あるいはプログラム内容を表
示するためのプログラムローダ（本図では図示し
ていない）とのアクセスを行なうためのローダイ
ンターフイース回路１４、及び上記した各部を統
括的に制御する手順を記憶するシステムROM部
１５で構成されている。１６は入出力ユニツトと
のインターフイース回路（IF）であり、双方向
バスバツフアによつて構成され、片方がCPUバ
スと１９と接続され、他方がコネクタＡを介して
入出力ユニツト２，３のユニツトバス５に接続さ
れている。インターフエース回路１６はコントロ
ール端子Ｇ１，Ｇ２を有し、一端Ｇ１がシステム
としての選択信号線２０に接続され、他端Ｇ２が
CPU１１のバス方向を制御する信号の送出端に
接続される。

インターフエース回路１６はその出力が１，
０、高抵抗の３状態をとる素子である。インター
フエース回路１６は選択信号線２０により非選択
とされたときには高抵抗となつて、CPUバス１
９とユニツトバス５の間の信号の伝達を禁止す
る。インターフエース回路１６は選択信号線２０
により選択されたときにはCPU１１からＲ／Ｗ
線１０（読出し書込線）を介して送出されるＲ／
Ｗ信号（リード／ライト信号）によつて制御され
る。Ｒ／Ｗ信号はレベルが“１”のときは読出し
状態、レベルが“０”のときは書込状態と定義さ
れ、インターフエース回路１６は読出し状態のと
きはユニツトバス５の信号をCPUバス１９へ伝
達し、書込状態のときにはCPUバス１９の信号
をユニツトバス５へ伝達する。

１８は、選択線、１７は選択タイミング信号を
出すクロツク線で、コネクタＡ〜Ｃを介して後段
ユニツト内の回路に接続される。

２は入力ユニツトで、入力バツフア２１と選択
ラツチ回路としての１ビツトラツチ回路２３を備
えている。入力バツフア２１にはチヤタリングが
除去された外部接点等からの外部信号２２が印加
され、出力が３状態形式で出される。入力バツフ
ア２１は上記１ビツトラツチ回路２３のラツチ出
力信号によつて制御され、その出力は高抵抗とな
つたり、あるいは外部信号２２がそのままの状態
で出力される。入力バツフアの上記出力はユニツ
トバス５に接続される。上記１ビツトラツチ回路
２３はコネクタＡを介してクロツク線１７と選択
線１８に接続され、また出力端子２５とユニツト
バス５はコネクタＢ〜Ｃを介して後段のユニツト
に接続される。

６は演算制御ユニツト１から各ユニツトにリセ
ツト信号を送出するためのリセツト線である。

３は、出力ユニツトである。３２は多ビツトラ
ツチ回路で、入力端子がユニツトバス５に接続さ
れ、後述するところの１ビツトラツチ回路３３の
出力端子３５からの信号によつて所定タイミング
でユニツトバス５上のデータを取込んでラツチ
し、ラツチ内容を出力信号増幅回路３４に伝え外
部機器を駆動する信号として出力端３６に出す。
３１は入力バツフアであり、上記ラツチ内容を上
記した出力端子３５からの信号によつて所定タイ
ミングでユニツトバス５にフイードバツクするも
のであり、前記入力バツフア２１と同構造をも
つ。

３３は、１ビツトラツチ回路で、前記した１ビ
ツトラツチ回路２３と同様にコネクタＣを介して
その出力端子３５が後段に接続される。

４…Ｎは、入力ユニツトあるいは出力ユニツト
で、それぞれ上記した２あるいは３と同じ構成で
ある。

また、上記した各入出力ユニツトの１ビツトラ
ツチ回路２３，３３にはクロツク線１７が共通接
続され、前記した演算制御ユニツト１からクロツ
ク信号が供給される。従つて各ラツチ回路の入力
端子に加わる選択線１８からの選択信号が同期し
てラツチされる。Ｒ／Ｗ線１０に送出されるＲ／
Ｗ信号は、入力バツフア２１あるいは３１の選択
端子Ｇ２の一端に接続されると共に、多ビツトラ
ツチ回路３２の書込信号端子WEに接続されてい
る。すなわち、入力バツフア２１，３１では、そ
れぞれ１ビツトラツチ回路２３，３３の出力端２
５，３５に出る出力信号と、上記Ｒ／Ｗ信号とが
所定の条件（共に“１”）に整つた時、外部入力
からの信号をユニツトバス５に出力することがで
き、同様に多ビツトラツチ回路３２では、ユニツ
トバス５の信号をラツチすることができる。

また、各ユニツトの１ビツトラツチ回路はリセ
ツト線６が共通接続され、リセツト信号によつて
電源投入時等にラツチ内容をリセツトするように
なつている。

さて、このように構成されたPCSの動作を第３
図、第４図により説明する。

まず、電源投入後演算制御ユニツト１は、論理
演算等の処理に先だち、あらかじめ外部入力信号
を読み書き可能なデータメモリ１３の所定の位置
に転送する。具体的には次のようになされる。

(1) CPU１１は、選択線１８を介して演算処理
ユニツト１に最も近く接続されたユニツト２に
アドレス信号としての信号“１”を送出して、
これを１ビツトラツチ回路２３にラツチする。
このラツチタイミングはクロツク線１７を介し
て伝わるクロツク信号によりなされる。同タイ
ミングで後段の１ビツトラツチ回路３３もラツ
チされるが、その入力として印加される１ビツ
トラツチ回路２３の出力端子２５がまだ“０”
であるため、この“０”がラツチされるだけで
ある。従つて、最初のタイミングでは入力ユニ
ツト２のみが指定される。

(2) １ビツトラツチ回路２３は出力端子２５が
“０”から“１”に変化し、“１”がユニツト２
が指定されたことを意味し、入力バツフア２１
のＧ１端子伝えられる。

(3) CPU１１は最初第４図に示すデータメモリ
１３の先頭の番地の内容を読出し、この内容を
インターフエース回路１６に対して書込み動作
を行なう。具体的には該インターフエース回路
１６を選択し、Ｒ／Ｗ線１０を“０”にして、
ユニツトバス５の方向を入出力ユニツトの方向
にし、CPUバス１９の情報を入出力ユニツト
上のユニツトバス５に転送する。

この時各入出力ユニツトで選択状態にあるの
はユニツト２であるが、入力バツフア２１の端
子Ｇ２が“０”信号（Ｒ／Ｗ線１０によつて供
給される）であるため、その出力が依然として
高抵抗であつてユニツトバス５上のデータは無
視される。

(4) CPU１１は次のインターフエース回路１６
に対して読出し動作を行なう。具体的には該イ
ンターフエース回路１６を選択し、Ｒ／Ｗ線１
０を“１”にして、バス方向をCPUバス１９
の方向にする。これによつて入力ユニツトの入
力バツフア２１のＧ１，Ｇ２端子共に“１”と
なるため、外部入力信号２２がユニツトバス５
に出力され、CPUバス１９にも伝えられる。
このようにしてCPU１１が外部入力信号の読
出し動作を行なう。

(5) CPU１１は上記情報（入力信号）を第４図
のデータメモリ１３の先頭位置Ｍに転送する。

(6) 次にCPU１１により選択線１８を介して演
算制御ユニツト１に最も近く接続された入出力
ユニツト（第３図の場合入力ユニツト２）にア
ドレス信号としての“０”をラツチさせる。ラ
ツチするタイミングは上記した(1)と同じであ
る。この時入力ユニツト２、出力ユニツト３の
１ビツトラツチ回路２３，３３のラツチ内容に
ついて考えると、入力ユニツト２では、前記選
択線１８を介して送出された内容つまり“０”
がラツチされるため１ビツトラツチ回路２３の
出力端子２５は“０”になり、入力バツフア２
１の一端Ｇ１は非選択状態となつて該入力バツ
フア２１の出力は高抵抗状態となる。ここで出
力ユニツト３の１ビツトラツチ回路３３は前段
の信号、すなわち入力ユニツト２の１ビツトラ
ツチ回路２３の以前の出力内容“１”がラツチ
される。従つて該１ビツトラツチ回路３３の出
力端子３５は“１”となり入力バツフア３１の
選択端子の一端Ｇ１が選択状態となり、かつ多
ビツトラツチ回路３２も選択状態となる。

(7) CPU１１は、第４図に示すデータメモリ１
３の先頭の次の位置Ｍ＋１の内容をインターフ
エース回路１６に対して書込みを行なう。すな
わち、Ｒ／Ｗ線１０を“０”にしてバス方向を
入出力ユニツトの方向にし、CPUバス情報を
ユニツトバス５に転送する。

この時多ビツトラツチ回路３２の書込み端子
WEが“０”になるためユニツトバス５上の内
容をラツチする。この内容は増幅回路３４に伝
えられる。ここで入力バツフア３１は一端Ｇ２
が“０”であるため依然として高抵抗状態であ
る。

(8) 次にCPU１１は、インターフエース回路１
６に対して読み出し動作を行なう。すなわち
Ｒ／Ｗ線１０を“１”にする。従つて入力バツ
フア３１の一端Ｇ２が“１”となるため、前記
した多ビツトラツチ回路３２の内容が入力バツ
フア３１を介してユニツトバス５上に伝達さ
れ、CPUバス１９に伝えられることになる。
従つてCPU１１はこの情報を内部入力信号と
して読み、第４図データメモリ１３の先頭の次
Ｍ＋１に転送する。すなわち、メモリ１３のＭ
＋１の内容は変わらない。

(9) 以下データメモリ１３の次の位置Ｍ＋２から
順次同様の動作を繰り返しＭ＋Ｎの位置まで行
なえば終了となる。

(10) この後CPU１１はユーザメモリ１２の内容
に従つて論理演算を開始する。この時入力取込
みおよび演算結果の出力はデータメモリ部１３
に対して行う。

(11) ユーザメモリ部１２の内容に従つたすべての
演算（１スキヤニング）が終了すると再び(1)か
ら同じ動作を繰り返す。

以上のようにして論理演算に先立つて入出力ユ
ニツトとデータメモリ部１３間の書込み、読出し
動作を行なつた後倫理演算を行なうわけである
が、上述した内容から、各ユニツト選択のための
信号が各１ビツトラツチ回路を介して直列に伝え
られるため、各ユニツトが順番に確実に選択され
ることになる。また入力ユニツトに対してデータ
メモリ１３の内容を転送した場合は無視され、出
力ユニツトに対して読み出しを行なつた場合、上
記(7)及び(8)で説明したように、データメモリ１３
から読出された情報と同じ内容がデータメモリ１
３にフイードバツクされることが理解できる。従
つてユニツトの入出力の違いにかかわらず同じ指
令信号を供給できるのである。

以上は各ユニツト毎に該ユニツト内の複数の入
力または出力信号を同時に扱うことができる高速
動作の実施例であり、そのためユニツトバス５を
複数本で構成してある。

次に第２の実施例について以下に説明する。

第５図はその回路構成を示す。

２は入力ユニツトであり２１１は多ビツト入力
バツフアで、並列信号入力端子２０１〜２０ｎ、
該入力端子に対応した選択端子Ｇ１〜Gnおよび
信号出力端子OUTおよび読出し端子RDが設けら
れた素子である。

ここで該素子の機能を説明すると、まず、読み
出しRDが“０”の時は信号出力端子OUTが高抵
抗状態となり、読み出し端子RDが“１”で、か
ついずれの選択端子Ｇ１〜Gnも選択されない時
も信号出力端子OUTは高抵抗状態となる。次に
読み出し端子RDが“１”で、いずれかの選択端
子Ｇ１〜Gnが選択された時、該選択端子Ｇ１〜
Gnに対応した並列信号入力端子２０１〜２０ｎ
の信号が信号出力端子OUTに伝えられる。

次に２３１は複数のラツチで構成される多ビツ
トラツチ素子からなる一種の直列ビツトからなる
シフトレジスタであり、並列出力端子Ｇ１〜Gn、
直列入力端子Ｄ、オーバーフロー時のその端子か
ら選択信号が発生する直列出力端子GOUT、ク
ロツク端子CK、リセツト端子Ｒを有する。該多
ビツトラツチ回路２３１の機能は、前記実施例で
説明した１ビツトラツチ回路が複数個直列接続さ
れたもので、前記実施例と同じ動作、すなわちク
ロツク線１７で供給されるクロツク信号により入
力端子Ｄの信号が次々にシフトされ、かつ、各ビ
ツト毎の出力端子Ｇ１〜Gnに伝えられるもので
ある。

本実施例では選択信号が入力ユニツト２で機能
し終わつてから出力ユニツト３に供給されるよう
構成され、シフトされた信号が端子Gnに移り、
入力ユニツト２でのシフトが終わつた後に選択信
号が出力端子GOUTの信号として伝達線25n＋１
を介して後段ユニツト（出力ユニツト３）の直列
入力端子Ｄに伝えられ、出力ユニツト３が動作を
開始する。

次に出力ユニツト３について説明する。

３３１は複数のラツチで構成された選択ラツチ
回路で、上記で説明した多ビツトラツチ回路２３
１と同じ構成をもつ。３２１は出力ラツチ回路
で、複数の並列出力端子３０１〜３０ｎ、該出力
端子３０１〜３０ｎに対応した選択端子Ｇ１〜
Gn、データ入力端子IN、書込み端子WRを有し
ている。該素子の機能について説明すると、ま
ず、書込み端子WRが“１”の時、または、選択
端子Ｇ１〜Gnのいずれも選択されない時は並列
出力端子３０１〜３０ｎの状態は以前の状態を保
ち、書込み端子WRが“０”で、選択端子Ｇ１〜
Gnのいずれかが選択されるとデータ入力端子IN
の内容が、上記選択端子Ｇ１〜Gnに対応した素
子内のラツチに記憶されると共に並列出力端子３
０１〜３０ｎに伝えられる。

また、３１１は上記入力ユニツト２で説明した
多ビツト入力バツフア２１１と同じ構成を有し、
上記出力ラツチ回路３２１の出力信号をデータ線
５１に伝えることができる。

さて、このように構成した入出力ユニツト回路
の動作を説明すると、 １ 多ビツトラツチ回路２３１，３３１はあらか
じめリセツト線６によりリセツトされ、該多ビ
ツトラツチ回路の複数の選択端子が全て非選択
状態にある。

２ CPU１１により選択線１８を介してCPU１
１に最も近く接続されたユニツト（第５図の場
合入力ユニツト２）の多ビツトラツチ回路２３
１に“１”をラツチさせる。ラツチさせるタイ
ミングはクロツク線１７に伝わるクロツク信号
によつて決められる。

３ CPU１１はデータメモリ１３の先頭Ｍの内
容を読出し、データ線５１にこの内容を伝え
る。

４ CPU１１はＲ／Ｗ線１０を“０”にする。

５ この時上記２）において、多ビツトラツチ回
路２３１はその先頭が選択された状態にある
が、読み出し端子RDが“０”であるため、出
力端子OUTは高抵抗状態にあり、上記したデ
ータ線５１に伝えられた内容は無効となる。

６ 次にCPU１１は、Ｒ／Ｗ線１０を“１”に
する。この時、選択端子Ｇ１が選択状態にある
〔５）参照〕ため該選択端子に対応した並列信
号入力端子201の外部入力信号がOUT端子を介
してデータ線５１に伝えられる。

７ CPU１１はこの内容を読み取り、データメ
モリ１３の先頭ＭのＧ１対応部分に伝送記憶さ
せる。

８ 次にCPU１１により選択線１８を介して
CPU１１に最も近く接続されたユニツト（第
５図の場合入力ユニツト２）の多ビツトラツチ
回路２３１に“０”（非選択アドレス信号）を
ラツチさせる。ラツチさせるタイミングはクロ
ツク線１７のクロツク信号によつて決められ
る。

この時、多ビツトラツチ回路２３１はシフト
動作が行なわれ、第２番目の選択端子Ｇ２が
“１”となつて多ビツト入力バツフア２１１の
Ｇ２部分が選択状態となる。

９ 以下、前記ステツプ２）〜７）を繰返して行
なわれデータメモリ１３のＭに外部入力信号が
記憶され、さらにＭ＋１〜Ｍ＋Ｎまで行つて必
要な入力信号を取入れた後、CPU１１におい
てユーザメモリ１２の内容に従つて論理演算が
なされる。これが終了すると再び上記２）から
繰返し動作がなされる。

ここで、出力ユニツトについて説明を省略し
たが、上記５）におけるデータ線５１に伝えら
れた内容が選択された選択端子に対応した並列
出力端子３５１〜３５ｎに伝えられ出力ラツチ
回路３２１に記憶されることになる。

先の第１の実施例では複数のユニツトバス線５
を設けていたが第２の実施例では単数のデータ線
５１のみでよい。従つて、さらに少い信号線で済
む。

また、第１の実施例、第２の実施例共に、１ビ
ツトラツチ回路、あるい多ビツトラツチ回路をシ
フトさせる方式であり、CPU１１側で選択ラツ
チ回路に一度ラツチさせるのでアドレス選択の繰
り返しはなくなり、その分動作が早くなる。

本実施例において入出力ユニツト数を64ユニツ
トで比較した場合、第１図に示すような各入出力
ユニツトに選択回路を設けた従来回路ではユニツ
ト間の信号線として、入出力ユニツトを選択する
選択信号線１本と入出力ユニツトのいずれかを選
択するアドレス信号線６本（64＝2⁶）の合計７本
が必要であつたが、本実施例ではクロツク線１７
と選択線１８の２本で済むため信号線の数を1/3.
５に減少させることができる。但し、Ｒ／Ｗ線１
０、リセツト線６は従来も必要であるため計算か
ら除外している。

また、第２図に示すような各ユニツト間のコネ
クタでアドレス選択のための信号線をずらして行
なうものでは従来64本必要であつたものが２本で
済み、信号線の数を1/32に減少させることができ
る。

〔発明の効果〕

本発明によれば、少ない信号線で入出力ユニツ
トの選択ができ、入出力ユニツトが任意に配置さ
れても、ユニツトへの適切なアクセスができるプ
ログラマブルコントローラを得ることができる。

【図面の簡単な説明】

第１図・第２図は従来例であり、第１図はアド
レス割付に設定用スイツチを設けた従来例、第２
図はアドレス選択信号線の布線のし方をずらした
従来例、第３図は、本発明第１実施例のブロツク
構成図、第４図はデータメモリの説明図、第５図
は本発明第２実施例のブロツク構成図である。 １……演算制御ユニツト、２……入力ユニツ
ト、３……出力ユニツト、２３，３３，２３１，
３３１……選択ラツチ回路、４……Ｎ入出力ユニ
ツト。

Claims (1)

1. 【特許請求の範囲】 １ CPUと、このCPUに接続されたCPUバス
   と、このCPUバスに接続されたシステムROM
   と、上記CPUバスに接続されたユーザメモリ及
   びデータメモリと、上記CPUバスに接続されて
   上記CPUからの信号によりバス方向が制御され
   るインターフエースと、上記CPUに接続されて
   クロツク信号を出力するクロツク線と、上記
   CPUに接続されてデータの読出し／書込み信号
   を出力する読出し／書込み線と、上記インターフ
   エースに接続されてデータの伝送を行なうユニツ
   トバスと、上記CPUに接続され後段に接続され
   た他のユニツトの選択信号を出力する選択線と、
   上記クロツク線、読み出し／書き込み線、ユニツ
   トバスおよび選択線のそれぞれに接続された端子
   を有する第１のコネクタを有して論理演算を主体
   とする演算制御ユニツトと、 複数の入力端子と、これらの入力端子に接続さ
   れた第１の入力保持手段と、上記選択信号により
   この入力保持手段を選択する第１の選択ラツチ回
   路と、上記第１のコネクタ及び上記第１の選択ラ
   ツチ回路に接続されてクロツク信号を第１の選択
   ラツチ回路に供給するクロツク線と、上記第１の
   コネクタ及び上記第１の入力保持手段に接続され
   てデータの読出し／書込み信号を上記第１の入力
   保持手段に供給する読出し／書込み線と、上記第
   １のコネクタ及び上記第１の入力保持手段に接続
   されてデータの伝送を行なうユニツトバスと、上
   記第１のコネクタに接続されて上記選択信号を上
   記第１の選択ラツチ回路を介して伝送する選択線
   と、上記クロツク線、読出し／書込み線、ユニツ
   トバスおよび選択線のそれぞれに接続された端子
   を有するとともにこれらの端子が上記第１のコネ
   クタの対応する端子と同一位置に配置された第２
   のコネクタを有し、上記選択信号をその後段に順
   送りに伝達するように上記第１のコネクタと上記
   第１の選択ラツチ回路と第２のコネクタが上記選
   択線を介して直列に接続されて上記演算制御ユニ
   ツトからの選択信号にもとづいて外部入力信号を
   取り込む入力ユニツトと、 ユニツトバスに接続された多ビツトラツチ回路
   と、この多ビツト回路の出力に接続されるととも
   に上記多ビツトラツチ回路の各ビツトに対応した
   出力端子を有する増幅回路と、上記多ビツトラツ
   チ回路の出力に接続されるとともにその出力が上
   記ユニツトバスに接続された第２の入力保持手段
   と、上記選択信号により上記多ビツトラツチ回路
   または上記第２の入力保持手段を選択する第２の
   選択ラツチ回路と、上記第２のコネクタ及び上記
   第２の選択ラツチ回路に接続されてクロツク信号
   を第２の選択ラツチ回路に供給するクロツク線
   と、上記第２のコネクタ及び上記第２の入力保持
   手段及び上記多ビツトラツチ回路に接続されてデ
   ータの読出し／書込み信号を上記第２の入力保持
   手段及び上記多ビツトラツチ回路に供給する読出
   し／書込み線と、上記第２のコネクタ及び上記第
   ２の入力保持手段及び上記多ビツトラツチ回路に
   接続されてデータの伝送を行なうユニツトバス
   と、上記第２のコネクタに接続されて上記選択信
   号を上記第２の選択ラツチ回路を介して伝送する
   選択線と、上記クロツク線、読出し／書込み線、
   ユニツトバスおよび選択線のそれぞれに接続され
   た端子を有するとともにこれらの端子が上記第１
   のコネクタの対応する端子と同一位置に配置され
   た第３のコネクタを有し、上記選択信号をその後
   段に順送りに伝達するように上記第２のコネクタ
   と上記第２の選択ラツチ回路と第３のコネクタは
   上記選択線を介して直列に接続されて上記演算制
   御ユニツトからの選択信号に基づいて外部負荷を
   駆動する出力ユニツトを備え、 上記入力ユニツトおよび出力ユニツトはそれぞ
   れ上記第１のコネクタおよび第２のコネクタを介
   して上記演算制御ユニツトに接続され、上記第１
   の選択ラツチ回路および上記第２の選択ラツチ回
   路は上記選択線を介して上記他の入力ユニツトま
   たは出力ユニツトに対し直列に接続されることを
   特徴とするプログラマブルコントローラ。 ２ 上記第１の選択ラツチ回路および上記第２の
   選択ラツチ回路は、１ビツトラツチ回路で構成さ
   れたことを特徴とする特許請求の範囲第１項記載
   のプログラマブルコントローラ。 ３ 上記第１の選択ラツチ回路および上記第２の
   選択ラツチ回路は直列多ビツトラツチ回路で構成
   され、上記第１の選択ラツチ回路および上記第２
   の選択ラツチ回路の最終ビツトの出力端はその後
   段に接続された入力ユニツトまたは出力ユニツト
   に設けられた他の第１の選択ラツチ回路または第
   ２の選択ラツチ回路の先頭ビツトの入力端に接続
   されたことを特徴とする特許請求の範囲第１項記
   載のプログラマブルコントローラ。