JPH0536275A - Ｒａｍの単一ビツト書込み方式 - Google Patents

Abstract

(57)【要約】 【構成】保持された読出しデータ１１ａ〜１１ｄの各々
と書込みシリアルデータ１０を、各々の更新指示信号１
４ａ〜１４ｄにより選択し、ＲＡＭ２に対する書込みデ
ータとする。そして、アドレス６でリード・ライト制御
信号８を読出し，書込みと切り替え、その都度チップイ
ネーブル７を入力する。 【効果】読出しデータをそのまま書込みデータに返すた
め書込みデータに対してレジスタを必要とせず、制御が
簡単になる。また、それに伴ってハード量を少なくする
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数本のシリアルデー
タの制御機能をもつ装置におけるデータ書込み方式に関
する。

【０００２】

【従来の技術】ＲＡＭの一ビットに対しデータを新規に
書込み、他ビットに対しては前データを再書込みを行う
方法が、特開昭５６−１６９８０号公報に述べられてい
る。

【０００３】

【発明が解決しようとする課題】しかし、上記従来技術
は書込み側にもレジスタを必要とするため、読出し，書
込みという一連の動作に対して制御が複雑になるのと、
それに伴ってハード量の増大にもつながる。また、入出
力を一本としたＩ／Ｏバスを有するＲＡＭについては述
べられていない。

【０００４】本発明の目的は、読出された出力データを
新規書込みデータと選択し、そのまま書込みデータとす
ることにより効率的、且つ、ハード量の少ない単一ビッ
ト書込みを実現することにある。又、これを応用し、Ｉ
／ＯバスをもつＲＡＭへの適用を実現することにもあ
る。

【０００５】

【課題を解決するための手段】上記目的は、ＲＡＭの出
力データと制御アドレスに同期した新規データとを選択
制御し、入力，出力データも含め読出しと書込みを交互
に切替ることにより達成される。

【０００６】

【作用】書込み入力データとは完全に分離した読出しデ
ータを保持し、制御アドレスに同期した新規書込みデー
タとを選択しＲＡＭの各々のビットに対応した書込みデ
ータとする。その後、アドレスを変化させることなくＲ
ＡＭを書込み状態とすれば、書込みデータとしてのレジ
スタは不要となる。Ｉ／ＯバスをもつＲＡＭに関して
は、読出しデータにトライステートバアッファを挿入し
ＲＡＭの書込み状態の時にイネーブルとすれば、Ｉ／Ｏ
バス上で書込みと読出しのデータが衝突することは無
い。

【０００７】

【実施例】以下に、本発明の実施例を図１，図２により
説明する。

【０００８】図１は本発明による単一ビット書込み方式
を、データ入出力分離型のＲＡＭに適用した例を示す。
図１において、１はアドレス，チップイネーブル，リー
ド・ライト信号等を生成しＲＡＭを制御するＲＡＭ制御
回路、２はＲＡＭ、４は書込みデータセレクタ、６は制
御アドレス、７はチップイネーブル、８はリード・ライ
ト制御信号、１０は書込みシリアルデータ、１１ａ〜１
１ｄは読出しデータ、１２ａ〜１２ｄは書込みデータ、
１４ａ〜１４ｄは更新指示信号である。

【０００９】この構成で、各読出しデータ１１ａ〜１１
ｄはＲＡＭ制御回路１からの制御アドレス６に対応し、
リード・ライト信号８がリード側の時のチップイネーブ
ル７によってラッチされ出力される。この読出しデータ
１１ａ〜１１ｄは次の読出し時まで保持されるので、こ
れらをそれぞれのビットに対応した書込みデータセレク
タ４に入力する。ここで制御アドレス６を固定してお
き、リード・ライト信号８をライト側にする。

【００１０】この時、書込みシリアルデータ１０を制御
アドレスに同期したデータとしておけば、ＲＡＭ２の書
込みデータ１２ａ〜１２ｄの内容は同じアドレスの読出
しデータ１１ａ〜１１ｄと書込みシリアルデータ１０を
それぞれの更新指示信号１４ａ〜１４ｄで選択したもの
となる。その後、チップイネーブル７を入力すれば、該
当するアドレスに読出しデータ１１ａ〜１１ｄ、或いは
新規の書込シリアルデータ１０が更新指示信号１４ａ〜
１４ｄによりビット別に書込まれる。即ち、単一ビット
の書込み及び他ビットの同時リフレッシュを実現する。

【００１１】図２は本発明による単一ビット書込み方式
をＩ／ＯバスをもったＲＡＭに適用した例を示す。図２
において、３は読出しデータラッチ，５はトライステー
トバッファ，９は読出しデータラッチクロック，１３は
Ｉ／Ｏバスである。この構成で各データバス１３は、Ｒ
ＡＭ制御回路１からの制御アドレス６に対応し、リード
・ライト制御信号８がリード側の時のチップイネーブル
７によってデータを出力する。この時、読出しデータラ
ッチクロック９によって読出しデータラッチ３にラッチ
すれば、図１の実施例と同様に動作する。また、読出
し，書込み時のＩ／Ｏバスの切り分けに、トライステー
トバッファを挿入しリード・ライト制御信号８により制
御することで切り分けられる。

【００１２】

【発明の効果】本発明によれば、ＲＡＭの単一ビットに
対してのデータの更新及び他ビットのデータのリフレッ
シュと、これらの機能実現のためのハード量削減の効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す系統図、

【図２】本発明による、Ｉ／Ｏバスを有するＲＡＭへ適
用した場合の系統図。

【符号の説明】 １…ＲＡＭ制御回路、２…ＲＡＭ、４…書込みデータセ
レクタ、６…制御アドレス、７…チップイネーブル、８
…リード・ライト制御信号、１０…書込みシリアルデー
タ、１１，１１ａ〜１１ｄ…読出しデータ、１２，１２
ａ〜１２ｄ…書込みデータ、１４，１４ａ〜１４ｄ…更
新指示信号、１５…他装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 隆 横浜市戸塚区戸塚町216番地株式会社日立 製作所戸塚工場内

Claims (2)

【特許請求の範囲】
1. 【請求項１】ＲＡＭ及びその制御回路よりなるバッファ
   メモリ回路において、データ入力にセレクタを挿入し出
   力データと新規データを選択制御する事により、データ
   のリフレッシュを行うと同時に単一、或いは、複数ビッ
   トのデータの書込みを行う構成を設けた事を特徴とする
   ＲＡＭの単一ビット書込み方式。
2. 【請求項２】Ｉ／Ｏバスを設けたＲＡＭ及びその制御回
   路よりなるバッファメモリ回路において、前記Ｉ／Ｏバ
   スに読出データラッチ回路を設け、新規データと選択
   し、トライステートバッファを介して前記Ｉ／Ｏバスに
   接続する事により、データのリフレッシュを行うと同時
   に単一或いは複数ビットのデータの書込みを行う構成を
   設けたことを特徴とするＲＡＭの単一ビット書込み方
   式。