JPH0373898B2

JPH0373898B2 -

Info

Publication number: JPH0373898B2
Application number: JP12840482A
Authority: JP
Priority date: 1982-07-22
Filing date: 1982-07-22
Publication date: 1991-11-25
Also published as: JPS5917638A

Description

【発明の詳細な説明】本発明は表示機能を設けられたRAM（ランダ
ム・アクセス・メモリ）に関し、特に、表示機能
を有するマイクロコンピユータに内蔵される
RAMに関する。

従来、表示機能を有するマイクロコンピユータ
は、第１図に示される如く、RAM１、表示用記
憶回路２、表示駆動回路３及びデータバス４を有
している。RAM１はマイクロコンピユータで取
り扱うデータを記憶するものであり、ｎビツトか
ら成るアドレスバスAD１〜ADnによつてアドレ
スが指定され、制御信号Ｒ／Ｗにより指定された
アドレスのデータ書き込み及びデータ読み出しが
為される。表示用記憶回路２は表示装置（図示せ
ず）の表示セグメントの各々に対応した記憶素子
から成り、ストローブ信号STB１〜STBmによ
り、その記憶素子が指定され、指定された記憶素
子にデータバス４に送出されたデータが記憶され
る。また、記憶素子の出力は表示駆動回路３に印
加される。表示駆動回路３は、例えば液晶表示装
置の表示セグメントを駆動するための信号を表示
用記憶回路２の出力に基いて作成し、表示セグメ
ントの接続される出力端子５に出力する。

第１図の構成に於いて、マイクロコンピユータ
内で処理されるデータは、データバス４を介して
RAM１の所定アドレスに記憶される。データが
表示に拘わる表示データである場合、RAM１に
記憶された表示データは、表示命令により表示用
記憶回路２に送出され記憶される。この表示命令
が実行されるとアドレス信号AD１〜ADnによつ
て表示すべき表示データが記憶されたアドレスが
指定され、表示データはデータバス４に送出され
る。一方、ストローブ信号STB１〜STBmによ
り表示すべき表示セグメントに対応する記憶素子
が指定され、データバス４に送出された表示デー
タが記憶される。また、表示を変える場合、その
表示に対応する表示データをRAM１から読み出
し、マイクロコンピユータ内で所定の処理をした
後、再びRAM１に記憶させ、更に、その表示デ
ータを表示命令によつて表示用記憶回路２に記憶
していた。従つて、表示に拘わるデータは、
RAM１と表示用記憶回路２の両方に記憶される
ので効率的な記憶が為されない。また、表示する
ためのプログラムステツプ数も多くなる欠点があ
つた。

本発明は上述した点に鑑みて為されたものであ
り、RAMを構成する記憶素子のうち、所定アド
レス範囲に相当する記憶素子をラツチ回路で構成
し、その出力が表示駆動回路に印加されるRAM
を提供するものである。以下図面を参照して本発
明の実施例を説明する。

第２図は本発明の実施例を示すブロツク図であ
り、６はRAM、７はデータバス、８は表示駆動
回路、９は表示セグメントが接続される出力端子
である。

RAM６には、書き込まれるデータ及び読み出
されたデータが送出されるデータバス７と、
RAM６のアドレスを指定するアドレスバスAD
１〜ADn、及び、書き込み及び読み出しを制御
する制御信号Ｒ／Ｗが接続されている。データバ
ス７は例えば４ビツトから成り、アドレスバス
AD１〜ADnは６ビツト、即ちAD１〜AD６とす
ると、RAM６は最大４ビツト×64の容量を有す
る。RAM６は複数個、即ち最大４×64個の記憶
素子から成り、アドレスバスAD１〜ADnによつ
て指定されるアドレスには４個の記憶素子があ
る。そして、アドレスバスAD１〜ADnと制御信
号Ｒ／Ｗを所定タイミングで印加することによ
り、アドレスバスAD１〜ADnの内容によつて指
定されたアドレスの記憶素子が選択され、制御信
号Ｒ／Ｗにより、データバス７に送出されたデー
タがその記憶素子に記憶され、あるいは、記憶素
子に記憶されたデータがデータバスに送出され
る。また、RAM６の記憶素子のうち、ある範囲
のアドレス、32〜3F（16進）の記憶素子はラツチ
回路で構成され、そのラツチ回路の各出力は表示
駆動回路８に印加される。表示駆動回路８は、例
えば液晶表示装置（図示せず）の表示セグメント
を駆動する信号を、印加された信号に基いて作成
し、出力端子９に出力するものである。尚、出力
端子９に表示セグメントを２個接続し、デユープ
レツクス方式のダイナミツク駆動する場合、表示
セグメントに対応する記憶素子の出力２個を異な
る２つのタイミングで選択し、その信号に基いて
駆動信号を作成する。従つて、アドレス32〜3F
（16進）の記憶素子は表示セグメントの各々に対
応することになる。

第３図は、第２図に示されたRAM６の内部回
路を示す論理回路図であり、６ビツトのアドレス
バスAD１〜AD６と４ビツトのデータバス
DBUS１〜DBUS４の場合を示す。RAM６内に
はアドレスバスAD１〜AD６からアドレス線Ａ
−00〜Ａ−3Fを作るためのアドレスコーダ１０
が設けられている。アドレスコーダ１０はアドレ
スバスAD１〜AD６の各ビツト信号を反転する
ためのインバータ１１と、各ビツト信号及び反転
されたビツト信号が選択的に印加されるANDゲ
ート１２とから成り、ANDゲート１２の各出力
はアドレス線Ａ−00〜Ａ−3Fとして出力される。
例えば、アドレス線Ａ−00を出力するANDゲー
ト１２にはアドレスバスAD１〜AD６の反転信
号がすべて印加され、アドレスバスAD１〜AD
６に送出されるコードが「00」（16進）のときの
み、アドレス線Ａ−00が論理“１”となる。

アドレス線Ａ−00〜A31には各々４個の記憶素
子１３が接続され、アドレス線が論理“１”とな
ることにより、接続されさ記憶素子１３が指定さ
れる。また、記憶素子１３はビツト毎に書き込み
読み出し信号線１４で接続され、その各信号線１
４は制御信号Ｒ／Ｗが印加された書き込み読み出
し制御回路１５に接続される。書き込み読み出し
制御回路１５にはデータバスDBUS１〜DBUS４
が接続されており、制御信号Ｒ／Ｗが論理“１”
であると、データバスDBUS１〜DBUS４に送出
されているデータを、アドレス線Ａ−00〜Ａ−31
のいずれかによつて選択されたアドレスの記憶素
子１３に書き込み読み出し信号線１４を介して記
憶させ、一方、制御信号Ｒ／Ｗが論理“０”のと
きには、選択されたアドレスの記憶素子１３の内
容を書き込み読み出し信号線１４を介して読み出
し、データバスDBUS１〜DBUS４に送出する。

また、アドレスバスAD１〜AD６に送出され
るコードが32〜3F（16進）の場合に、アドレス線
Ａ−32〜Ａ−3Fによつて選択される記憶素子は
ラツチ回路１６によつて構成される。アドレス線
Ａ−32〜Ａ−3Fは、制御信号Ｒ／Ｗが印加され
たANDゲート１７と、制御信号Ｒ／Ｗがインバ
ータ１８によつて反転された信号の印加された
ANDゲート１９に各々印加される。各アドレス
は４個のラツチ回路１６を有し、各ラツチ回路１
６の入力Ｌには対応するデータバスDBUS１〜
DBUS４が接続され、出力Ｑと入力Ｌとの間に
は、トライステートバツフア２０が設けられてい
る。また、ANDゲート１７の出力は各ラツチ回
路１６のクロツク端子CKに印加され、ANDゲー
ト１９の出力はトライステートバツフア２０の制
御入力に接続されている。従つて、アドレス線Ａ
−32〜Ａ−3FによつてANDゲート１７，１９が
選択され、一方、制御信号Ｒ／ＷによつてAND
ゲート１７，１９の一方が選択されるのであり、
制御信号Ｒ／Ｗが論理“１”のとき、選択された
ANDゲート１７の出力が論理“１”となり、ラ
ツチ回路１６はデーダバスDBUS１〜DBUS４に
送出されたデータを記憶し、一方、制御信号Ｒ／
Ｗが論理“０”のときは、選択されたANDゲー
ト１９の出力が論理“１”となつてトライステー
トバツフア２０を動作させるので、ラツチ回路１
６の出力Ｑがトライステートバツフア２０を介し
てデータバスDBUS１〜DBUS４に送出される。

また、各ラツチ回路１６の出力Ｑは表示駆動回
路８に常時印加されるため、表示駆動回路８はそ
の内容に基いて、表示セグメントを駆動する信号
を作成し、出力端子９に出力する。従つて、ラツ
チ回路１６に記憶されたデータは、常に、その対
応する表示セグメントに表示されるのである。

第２図及び第３図に於いて、表示に無関係な一
般データは、アドレス00〜31（16進）の領域に記
憶させ、表示のためのデータは、アドレス32〜
3F（16進）のその表示データを表示するための表
示セグメントに対応する記憶素子を有するアドレ
スに記憶させることにより、自動的に表示が為さ
れるものである。また、現在為されている表示を
変える場合、その変える表示セグメントに対応し
たアドレスを指定して、表示データを読み出し、
マイクロコンピユータ内で所定の処理をした後、
その表示データを再び元のアドレスに記憶させる
ことにより、表示を変えることができるのであ
る。尚、第３図に於いて、トライステートバツフ
ア２０を使用したが、これに限らず、トランスミ
ツシヨンゲート、MOSFETによるスイツチ等を
用いることもできる。また、所定アドレスのラツ
チ回路と表示駆動回路との間に数字あるいは文字
表示用のデコーダを設ければ、数字あるいは文字
表示も行うことができる。

上述の如く、本発明によれば、RAM内にラツ
チ回路から成る表示用の記憶領域を設け、そのラ
ツチ回路の出力を表示駆動回路に印加することに
より、表示データをラツチ回路に記憶させるだけ
で表示が為されるので、効率の良いデータ記憶
が、また、表示を行うための命令を使用する必要
がなくなるので表示プログラムのステツプ数が短
縮される利点を有する。特に、ワンチツプ・４ビ
ツトマイクロコンピユータに内蔵した場合の効果
は大となる。

【図面の簡単な説明】

第１図は従来例を示すブロツク図、第２図は本
発明の実施例を示すブロツク図、第３図は第２図
に示されたブロツクの論理回路図である。６……RAM、７……データバス、８……表示
駆動回路、９……出力端子、１０……アドレスデ
コーダ、１１，１８……インバータ、１２，１
７，１９……ANDゲート、１３……記憶素子、
１４……書き込み読み出し信号線、１５……書き
込み読み出し制御回路、１６……ラツチ回路、２
０……トライステートバツフア。

Claims

【特許請求の範囲】

１複数ビツトからなるアドレスバスによつて複
数個の記憶素子が指定され、制御信号によつて指
定された記憶素子のデータの読み出し及び書き込
みがなされるRAM（ランダム・アクセス・メモ
リ）において、前記アドレスバスの所定アドレス
範囲に相当する前記記憶素子をラツチ回路で構成
し、該ラツチ回路は、前記アドレスバスから得ら
れるアドレスデータ及び前記制御信号の論理出力
によつて、データバスからのデータを書き込む開
き込み状態となり、且つ、前記アドレスデータ及
び前記制御信号の反転信号の論理出力によつて、
前記データバスへデータを読み出す読み出し状態
となり、前記ラツチ回路の出力は表示装置の表示
を駆動する駆動回路に印加されることを特徴とす
るRAM。