JP2891979B1

JP2891979B1 - 部分書き換え可能なｐｌｄ

Info

Publication number: JP2891979B1
Application number: JP10041111A
Authority: JP
Inventors: 正興堀池
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1998-02-06
Filing date: 1998-02-06
Publication date: 1999-05-17
Anticipated expiration: 2018-02-06
Also published as: JPH11225063A

Abstract

【要約】【課題】セルイネーブル制御機能とＰＬＤ内接続情報の
ランダムアクセスを可能とし、動作中に部分書き換え可
能とするＰＬＤ回路の提供。【解決手段】ＰＬＤ内配線間、ロジックセル、Ｉ／Ｏセ
ル相互に接続するスイッチ情報を記憶する接続記憶部、
ロジックセル及びＩ／Ｏセルの個々のセルに対する入出
力の制御を行うデータを一時格納するセルイネーブル記
憶バッファ、ロジックセル及びＩ／Ｏセルの入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファを、セルイネーブル記憶部へ移すための書き込み
信号を発生するセルイネーブルタイミング発生回路を備
え、各ブロックはＣＰＵからの命令でアクセスされ、ロ
ジックセル及びＩ／Ｏセルの個々のセルに対する入出力
制御を行い、ＰＬＤの部分書き換え時に書換部分の他の
ＰＬＤ内外の回路への影響を無くす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に論理動作がプログラム可能である半導体集
積回路であるＰＬＤ（プログラマブルロジックデバイ
ス）に関する。

【０００２】

【従来の技術】図２５に、従来のＰＬＤ（プログラマブ
ルロジックデバイス）の構成の一例を示す。図２５にお
いて、９０１はシリアルインタフェース等の書き込み専
用インタフェースを介してアクセスされる接続データ送
出制御部、９０２は配線間接続記憶部、９０３は配線間
接続スイッチ、９０４はロジックセル接続記憶部、９０
５はロジックセル端子接続スイッチ、９０６はロジック
セル（入出力制御なし）、９０７はＩ／Ｏセル接続記憶
部、９０８はＩ／Ｏセル端子接続スイッチ、９０９はＩ
／Ｏセル（入出力制御なし）であり、配線間接続記憶部
９０２、ロジックセル接続記憶部９０４、Ｉ／Ｏセル接
続記憶部９０７からの接続情報により、配線間接続スイ
ッチ９０３、ロジックセル端子接続スイッチ９０５、Ｉ
／Ｏセル端子接続スイッチ９０８のスイッチ接続が定ま
り、配線間接続スイッチ９０３、ロジックセル端子接続
スイッチ９０５、Ｉ／Ｏセル端子接続スイッチ９０８は
互いに接続され、Ｉ／Ｏセル端子接続スイッチ９０８を
介してＣＰＵ（不図示）のアドレスバス、データバス、
コントロールバスの入出力が行われるとともに外部端子
への接続が行われる。

【０００３】この従来のＰＬＤ回路の場合、電源投入時
等に専用のプログラミングモードでマイコン等他の機能
が動作をしていない状態でのロジック書き込みを前提と
している。

【０００４】

【発明が解決しようとする課題】このため、上記従来の
ＰＬＤ回路においては、動作中の書き換え及び同一ＰＬ
Ｄ内の部分書き換え（追記）は不可能である。

【０００５】また、例えば特開平３−６３７７７号公報
には、複数のＰＬＤを内蔵し、必要に応じその一つのＰ
ＬＤを選択し書き換えて使用するＰＬＤブロック単位で
の部分書き換え技術が記載されているが、動作中の書き
込みには対応しておらず、また個々のＰＬＤ内部のロジ
ックセル単位での部分書き換えができないため、同一Ｐ
ＬＤ内に書き換えようとする機能ブロック以外の機能ブ
ロックが混在した場合、書き換えしないブロックも再度
書き込まなければいけないという問題点がある。

【０００６】さらに特開平３−１０４３１６号公報に
は、ＣＰＵ等のＰＬＤ以外の部分が動作中に書き換えを
可能にする技術が示されているが、ＰＬＤ内部のロジッ
クセル単位での部分書き換えは不可能であり、ＰＬＤ書
き換え時に、ＰＬＤ内については書き換え対象部以外も
含め全ての機能を停止させ、再度全ての論理をプログラ
ミングしなければいけないという問題点を有している。

【０００７】すなわち、これらの従来技術での問題点
は、ＰＬＤ部については全て既存型のＰＬＤの形式を採
っており、既存型ＰＬＤが部分書き換えに対応できない
構造ということである、ということである。

【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、ＰＬＤ自身の構造を見直し、
部分書き換えに対応できるようセルイネーブル制御機能
とＰＬＤ内接続情報のランダムアクセスを可能とし、動
作中に部分書き換え可能とするＰＬＤ回路を提供ことに
ある。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＰＬＤ内配線間、ロジックセル、Ｉ／Ｏ
セル相互に接続するスイッチ情報を記憶する接続記憶部
と、前記ロジックセル及びＩ／Ｏセルの個々のセルに対
する入出力の制御を行うデータを一時的に格納するセル
イネーブル記憶バッファと、前記ロジックセル及びＩ／
Ｏセルの入出力制御データを一括して変更するためのセ
ルイネーブル記憶バッファの内容を、セルイネーブル記
憶部へ移すための書き込み信号を発生するセルイネーブ
ルタイミング発生回路と、を備え、前記接続記憶部、前
記セルイネーブル記憶バッファ、及び、前記セルイネー
ブルタイミング発生回路はＣＰＵからの命令でアクセス
され、前記ロジックセル及びＩ／Ｏセルの個々のセルに
対する入力及び出力の制御を行い、ＰＬＤの部分書き換
え時に、書き換え部分がその他のＰＬＤ内外の回路への
電気的な影響を無くし、動作中の書き換えを可能とした
ものである。

【００１０】［発明の概要］現状のマイコンシステムで
は、常時使用するしないに関わらず、システム完成後必
要と想定される機能全てを内蔵する形式を採っている
が、実使用を考えると、システム内の必ずしも全ての機
能が同時に動作する必要が無いものも少なくない。

【００１１】そこで、一時的に必要な周辺機能等を、Ｐ
ＬＤ（プログラマブルロジックデバイス）に比べ、比較
的安価で、ロジック回路に比べ容易に高集積度化可能な
メモリ内にロジックデータとして蓄え、必要な場合にリ
アルタイムでそのロジックデータを読み、ＰＬＤにこれ
を形成することにより、ロジック部の素子の利用効率を
上げ、チップ面積の増大を防ぎコストの低減化が可能に
なるのではないか、と本願発明者は思量するに至った。

【００１２】また、システムの拡張のため完成後仕様変
更行う場合、セキュリティー対策のため最初から回路自
身を内蔵させずに必要なときに通信インターフェース等
により外部から回路を呼び出す場合や、テスト、メンテ
ナンス等のため、回路を一時的に増やしたい等のニーズ
もあると考え、これを実現すべく、本発明を完成するに
至った。以下、本発明の好ましい実施の形態及び実施例
に即して説明する。

【００１３】

【発明の実施の形態】本発明のＰＬＤ（プログラム可能
な論理回路）は、ＣＰＵの命令レベルでの書き換え制
御、及び動作中の部分的書き換えを可能にするものであ
る。より詳細には、本発明のＰＬＤ回路は、その好まし
い実施の形態において、セルイネーブル記憶バッファ
（図１の９）、セルイネーブル記憶部（図１の１１）、
セルイネーブルタイミング発生回路（図１の１３）を備
えることにより、ロジックセル（図１の２４）及びＩ／
Ｏセル（図１の２７）の個々のセルに対する入力及び出
力の制御を行い、ＰＬＤの部分書き換え時に、書き換え
部分がその他のＰＬＤ内外の回路への電気的な影響を無
くすことにより、動作中の安全な書き換えを可能として
いる。

【００１４】また、本発明のＰＬＤは、その好ましい実
施の形態において、ロジックセル及びＩ／ＯセルとＰＬ
Ｄ内配線を接続する情報を記憶する接続記憶部（図１の
８）をランダムにアクセスすることができ、且つ、直接
ＣＰＵの命令により読み書きができる構成としたことに
より、ＰＬＤの部分的な書き換えを実現すると共に、Ｃ
ＰＵのソフトウェアの一連の処理として書き換えが可能
となる。

【００１５】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【００１６】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、不図示のＣＰＵ等からの周
辺回路及びメモリーへのアクセス用アドレスバス１、デ
ータ受渡し用双方向データバス２、周辺アクセス信号、
メモリーアクセス信号、ＣＰＵ等への読み出し信号、書
き込み信号等をまとめたコントロールバス３を有してい
る。

【００１７】アドレスデコーダ４は、不図示のＣＰＵ等
から出力されるアドレスバス１をデコードし、接続記憶
部８用セレクト信号５、セルイネーブルタイミング発生
回路１３用セレクト信号６、セルイネーブル記憶バッフ
ァ９用セレクト信号７を発生する。

【００１８】そして、ＰＬＤ内配線間、及びロジックセ
ル２４、Ｉ／Ｏセル２７について相互に接続するスイッ
チ情報を記憶する接続記憶部８、ロジックセル２４及び
Ｉ／Ｏセル２７の個々のセルに対する入出力の制御を行
うデータを仮格納するセルイネーブル記憶バッファ９
と、ロジックセル２４及びＩ／Ｏセル２７の入出力制御
データを一括して変更するためのセルイネーブル記憶バ
ッファ９の内容をセルイネーブル記憶部１１へ移すため
の書き込み信号１２を発生するセルイネーブルタイミン
グ発生回路１３を備え、これらの各ブロックは、各々ア
ドレスバス１、データバス２、コントロールバス３、各
セレクト信号５〜７と接続され、ＣＰＵ等からメモリー
や他の周辺回路と同様にデータの読み出し及び書き込み
が可能な構成となっている。

【００１９】図２は、本発明の一実施例における接続記
憶部８及びセルイネーブル記憶バッファ９の構成を示す
図である。制御回路２０２、プリチャージ回路２０３、
Ｘデコーダ２０４、Ｙセレクタ２０５、メモリセル部２
０１からなり、メモリーセル部を除き、スタティックＲ
ＡＭと同一の構造を有する。

【００２０】図３及び図４は、メモリセル部２０１及び
メモリセルの構成の一例を示す図である。図３を参照す
ると、プリチャージ回路に一端が接続される互いに相補
のデータ線間にメモリセルが接続され、Ｘデコーダから
出力されるワード線で行単位に選択され、列方向にはＹ
セレクタで選択されるという通常の読み出し／書き込み
の経路とは別に、各メモリセルの保持情報はセル端子か
ら全てを常時出力することができる構造とする。

【００２１】また図４を参照すると、メモリセルは、入
力と出力が互いに接続されフリップフロップを構成する
インバータ４０１、４０２と、ゲートがセレクトデコー
ド入力（ワード線）に接続され、データ線と反転データ
線と、フリップフロップの入出力ノードとの間に接続さ
れたトランジスタ４０３、４０４と、フリップフロップ
の一のノード電位をセル端子に出力するバッファ４０５
と、を備えている。

【００２２】再び図１を参照すると、セルイネーブルタ
イミング発生回路１３は、ＣＰＵ等からのフラグ書き込
みを行うことにより、ワンショットのセルイネーブル記
憶部１１の書き込み信号１２を発生する単安定マルチバ
イブレータから構成され、セルイネーブル記憶部１１は
この書き込み信号を受け、セルイネーブル記憶バッファ
９のメモリセルの全ビットを一括して書き込めるＤ型フ
リップフロップまたはレベルラッチで構成される。

【００２３】配線間接続スイッチ２１は、ＰＬＤ内部配
線２８、２９で配線対配線の接続を選択するスイッチ群
で構成されており、ＰＬＤ内部配線のＸまたはＹ方向い
ずれかの配線毎にグループ化し、１配線につき、図８に
示すような内部構成を持ち、接続記憶部８のメモリセル
からの出力バス（配線間接続用）１４で制御される。

【００２４】ロジックセル端子接続スイッチ２２、及び
Ｉ／Ｏセル端子接続スイッチ２５は、ロジックセル２４
やＩ／Ｏセル２７の個々のセルの入出力２３または２６
とＰＬＤ内部の配線との接続を選択するスイッチ群で構
成されており、１つのセルに対し、それぞれ図７、及び
図５の３２の内部構成を持ち、接続記憶部８のメモリセ
ルからの出力バス（ロジックセル用）１５、及び出力バ
ス（Ｉ／Ｏセル用）１６で制御される。

【００２５】また、ロジックセル２４、及びＩ／Ｏセル
２７は、それぞれ、図６、及び図５の３３に示す構造の
ロジックセル、及びＩ／Ｏセルの集合であり、個々のセ
ルの入出力はセルイネーブル信号で個別にセルイネーブ
ル記憶部１１からの出力バス（入力用）１７と、（出力
用）１８で制御される構造となっている。図５を参照す
ると、Ｉ／Ｏセルは、セルイネーブル信号（入力）がア
クティブの時入力バッファ５０３が活性化され、入出力
端子からの信号をＩ／Ｏセル端子接続スイッチに伝え、
セルイネーブル信号（出力）がアクティブの時ＡＮＤゲ
ート５０１を介して出力バッファ５０２が活性化され
る。また図６を参照すると、セルイネーブル信号（入
力）がアクティブの時ＡＮＤゲート６０５〜６０９はク
ロック入力、セル入力１〜セル入力３をロジックセル６
０１に伝え、セルイネーブル信号（出力）がアクティブ
の時出力バッファ６０２〜６０４が活性化される。

【００２６】次に本発明の一実施例の動作について説明
する。図９は、本発明の一実施例のＰＬＤへの書き換え
操作の処理フローを示す流れ図である。

【００２７】まず、ＣＰＵ命令またはＤＭＡ（ダイレク
トメモリアクセス）等（以下「ＣＰＵ命令等」という）
によりセルイネーブル記憶バッファ９に、ＰＬＤ内で書
き換えようとするロジックセル２４及びＩ／Ｏセル２７
を電気的に切り離す為に対象セルのアドレスに出力及び
入力を禁止する制御データを書き込む（図９のステップ
９０１）。

【００２８】全ての書き換え対象セルへの制御データを
書き終えた後、同様にＣＰＵ命令等によりセルイネーブ
ルタイミング発生回路１３内の制御データ書き込みビッ
トを立てることにより（図９のステップ９０２）、書き
込み信号１２を発生し、セルイネーブル記憶バッファ９
に書き込まれた内容をセルイネーブル記憶部１１に複写
することにより、ロジックセルイネーブル信号１７、１
８及びＩ／Ｏセルイネーブル信号１９、２０を介し、一
括して書き換え対象であるロジックセル２４及びＩ／Ｏ
セル２７を他の回路から電気的に切り離す。

【００２９】次に、ＣＰＵ命令等により接続記憶部８に
書き換え対象のセルのアドレスに新たな接続データを書
き込み（図９のステップ９０３）、その内容が接続記憶
部８のメモリセルからの出力バス（配線間接続用）１４
及び（ロジックセル用）１５、（Ｉ／Ｏセル用）１６を
介し、それぞれ配線間接続スイッチ２１、ロジックセル
端子接続スイッチ２２、Ｉ／Ｏセル端子接続スイッチ２
５へ伝播され論理の書き換えを行う。

【００３０】書き換え完了後、書き換えたセルの入出力
を有効にするため、再びＣＰＵ命令等により対象セルの
アドレスに出力及び入力をイネーブルにする制御データ
をセルイネーブル記憶バッファ９に書き込み（図９のス
テップ９０９）、全ての書き換え対象セルへの制御デー
タを書き終えた後、同様にＣＰＵ命令等によりセルイネ
ーブルタイミング発生回路１３内の制御データ書き込み
フラグを立て（図９のステップ９１０）、一括して書き
換えた対象であるロジックセル２４及びＩ／Ｏセル２７
の入出力を有効とし、他の回路と電気的な接続を行い、
新たに書き込んだ回路が機能可能となる。

【００３１】ただし、新たにＰＬＤ内に実現した回路の
内容によっては初期化が必要なことがあり、その場合、
書き換え部分のみの初期化を実施する必要があるが、そ
の初期化中に不要な出力を行い他の動作中の回路へ影響
を与える可能性がある。

【００３２】そこで初期化が必要となる回路では（図９
のステップ９０４のＹｅｓ分岐）、論理の書き換え後、
書き換えたロジックセル２４またはＩ／Ｏセル２７のう
ち、ＣＰＵバスとのインターフェース部等書き換え対象
外の回路との接続を行っている箇所については、出力を
ディゼーブルとし入力のみイネーブルとし（図９のステ
ップ９０５）、また外部回路との接続が無いその他のロ
ジックセル２４やＩ／Ｏセル２７については、通常動作
時と同様に入出力共にイネーブルとして、制御データを
セルイネーブル記憶バッファ９に書き込み（図９のステ
ップ９０６）、ＣＰＵ命令等によりセルイネーブルタイ
ミング発生回路１３内の制御データ書き込みフラグを立
て（図９のステップ９０７）、書き換え部分の他の回路
へ影響する出力以外の入出力をイネーブル状態とする。

【００３３】この状態で初期化を行うことにより（図９
のステップ９０８）、初期化中に書き換えた回路の出力
が動作中の他の外部回路に入力され誤動作することを防
ぐ。

【００３４】そして初期化後、他の動作中の回路へ影響
を与える可能性があるロジックセル２４またはＩ／Ｏセ
ル２７の出力もイネーブルとし制御データをセルイネー
ブル記憶バッファ９に書き込み（図９のステップ９０
９）、ＣＰＵ命令等によりセルイネーブルタイミング発
生回路１３内の制御データ書き込みフラグを立て（図９
のステップ９０１）、書き換えた全ての回路の入出力を
イネーブルとし完全に他の回路と電気的な接続を行い、
回路を機能させることができる。

【００３５】次に、本発明の他の実施例について説明す
る。図１０は、本発明の第二の実施例の構成を示す図で
ある。図１０を参照すると、本発明の第二の実施例にお
いて、接続データ記憶バッファ４１は構造としては、前
記第一の実施例の接続記憶部８と同様であるが、メモリ
セルのバス出力４４はデータ送出部へ入力されている。

【００３６】データ送出タイミング発生回路４３は、Ｃ
ＰＵからの読み出し書き込み可能な制御データ送信フラ
グと接続データ送信フラグの２ビットのリセット機能付
きフラグレジスタであり、これらのフラグの内容が、そ
れぞれ制御データ送出信号４６と接続データ送出信号４
７として出力され、また、これらのフラグは、データ送
出部４９から出力される送信完了信号４８によりリセッ
トされる。

【００３７】データ送出部４９は、制御データ送出信号
４６と接続データ送出信号４７により、接続データのバ
ス出力４４、制御データのバス出力４５の内容をシリア
ルデータとして、ＰＬＤ内部に点在する配線間接続記憶
部５３、セル接続記憶部５６及び６０へ送出するため、
転送データ出力５０及びデータ転送クロック５２、そし
て転送中のデータが制御データか接続データかを示すデ
ータ識別信号５１を生成し、さらにデータ転送が完了し
たことを知らせる送出完了信号４８を出力する。

【００３８】配線間接続記憶部５３は、転送データ出力
５０とデータ転送クロック５２を受けて、データ識別信
号５１により、配線間接続のための制御データと接続デ
ータに分離し、内部にバッファリングし、また転送デー
タ５１は、内部のシフトレジスタ等を通り、後段の接続
記憶部へのデータ受渡しのため、転送データ出力５５と
して出力される。

【００３９】セル接続記憶部５６及び６０は、配線間接
続記憶部５３とほぼ構造的に同一であるが、セル毎の制
御データとしてロジックセル６６またはＩ／Ｏセル６９
の入出力制御情報をバッファリングする機能を持ってお
り、そのバッファリング内容をセルイネーブル信号５
８、６２として出力する。

【００４０】図１１は、本発明の第二の実施例における
データ送出部４９の構成を示す図である。図１１におい
て、送信クロック生成部８０は制御データ送出信号７４
と接続データ送出信号７５を受け、ワンショットの制御
データ書き込み信号８３、接続データ書き込み信号８４
の発生を行い、それぞれの送信用シフトレジスタ８５及
び８９にデータ書き込み後、データ転送クロック８２を
発生し、発生するクロック数は、転送するデータの種類
及びＰＬＤの容量、書き込みイネーブル信号バス８８よ
り得られる書き換えたデータの数により、以下のように
変化する。

【００４１】配線をＸ方向でグループ化し、配線はＸ方
向、Ｙ方向の全ての配線の交差点で配線間接続スイッチ
を持ち、ロジックセルとＩ／Ｏセルの同種類のセルでは
全て配線との接続スイッチ数が同数である場合、＜制御データ転送時＞制御データ送信用クロック数＝Ｌ×３＋Ｍ

【００４２】＜接続データ転送時＞接続データ送信用クロック数＝Ｎ×ｌ＋Ｏ×ｍ＋Ｐ×ｎ

【００４３】但し、Ｌ：ロジックセル及びＩ／Ｏセルの総数、Ｍ：Ｘ方向配線総数、Ｎ：ロジックセル１個当りの配線との接続ＳＷ総数Ｏ：Ｉ／Ｏセル１個当りの配線との接続ＳＷ総数Ｐ：Ｙ方向配線総数、ｍ：書き換えるＩ／Ｏセル数、ｎ：書き換える配線数（Ｘ方向）。

【００４４】また、制御データ送出信号７４と接続デー
タ送出信号７５より、現在送出しているデータが制御デ
ータまたは接続データかを他のブロックが識別するため
のデータ識別信号８１を発生し、そして、転送クロック
８２の送出が完了した後、ワンショットの送出完了信号
７６を発生し、同時に、送出した制御データまたは接続
データを配線間接続記憶部５３、セル接続記憶部５６、
６０の内部にバッファリングしデータを有効にするた
め、データ識別信号８１を反転させる。

【００４５】制御データ送信用シフトレジスタ８５は、
セルイネーブル信号バス（入力用）７７と、セルイネー
ブル信号バス（出力用）７８及び書き込みイネーブル信
号バス８８のバス幅の総数分のシフトレジスタの集合で
あり、これらのバス入力は制御データ書き込み信号８３
により全てシフトレジスタに書き込むことができ、また
データ識別信号８１がＬＯＷでデータ転送クロック８２
を受け付け、データ転送クロック８２の立ち下がりエッ
ジでシフトし、その出力は制御データシリアル出力８６
に接続されている。

【００４６】接続データ送信用シフトレジスタ８９は、
接続データバス７９のバス幅分のシフトレジスタの集合
であり、接続データバス７９の内容は接続データ書き込
み信号８４により全てシフトレジスタに書き込むことが
でき、また、データ識別信号８１がＨＩＧＨでデータ転
送クロック８２を受け付け、書き込みイネーブル信号８
８の書き込みイネーブルとなっているセルまたは配線に
関するシフトレジスタのみデータ転送クロック８２の立
ち下がりエッジでシフトし、その他のシフトレジスタに
ついてはバイパス回路により次段のシフトレジスタへデ
ータを通過させデータシフトを行わない構成となってお
り、そのシフトレジスタの最終段の出力は接続データシ
リアル出力９１に接続すると共に、その出力を初段のシ
フトレジスタにフィードバックし送信完了後、送信前と
同様の内容を維持できるようになっており、また書き換
え部分検出のため全てのシフトレジスタの出力は送信用
接続データバス９０に出力される。

【００４７】書き込みイネーブル信号生成回路８７は、
接続データバス７９とこれに対応する送信用接続データ
バス９０の各ビット同士を、図１２に示すように、排他
的論理和（Ｅxclusive−ＯＲ）演算し、その結果をセル
または配線単位毎に、ＯＲ回路で論理和演算を行うこと
により、図１０の接続データ記憶バッファ４１の現在の
内容と前回ＰＬＤへ送信した接続データ送信用シフトレ
ジスタ８９の内容を比較し、値が異なる箇所、つまり書
き換えが行われたセルまたは配線を検出する。そしてこ
の結果を書き込みイネーブル信号８８として出力する。

【００４８】図１０における配線間接続記憶部５３、セ
ル接続記憶部５６と６０の１配線または１セル当りの内
部ブロックは、それぞれ図１３、及び図１６に示す構成
となっている。

【００４９】セル接続記憶部５６、６０の１セル当りの
内部ブロック図である図１３を参照すると、接続制御部
９６は、データ入力９３とデータ転送クロック９４及び
データ識別信号９５を入力とし、制御データ転送時に接
続スイッチ情報の書き込みイネーブルとセル入力及び出
力イネーブルの３種類の制御データバッファリングし、
それぞれ、接続データ書き込み信号９７、セルイネーブ
ル信号（入力）９８、セルイネーブル信号（出力）９９
として出力する。

【００５０】また、データ入力９３は、内部のシフトレ
ジスタ等を通り、後段の接続記憶部へのデータ受渡しの
ため、データ出力１００として出力する。

【００５１】図１４に、接続制御部９６の回路構成を示
す。図１４を参照すると、データ識別信号１０４を入力
とするインバータ１０８と、インバータ１０８の出力と
データ転送クロックを入力とするＡＮＤゲート１１０
と、データ入力１０６を入力とし、ＡＮＤゲート１１０
の出力をクロック入力とするＤ型フリップフロップ１１
２、１１６、１２４と、Ｄ型フリップフロップ１１２、
１１６、１２４の出力をデータ識別信号１０４をクロッ
クとしてデータ端子に入力するＤ型フリップフロップ１
１４、１２０、１２８と、Ｄ型フリップフロップ１１４
の出力とデータ識別信号を入力とするＡＮＤゲート１１
８と、ＡＮＤゲート１１８の出力を選択制御信号とし、
スイッチ部データ出力１０５又はデータ入力１０６のい
ずれかを選択するセレクタ１２２と、データ識別信号１
０４をインバータ１０８で反転した信号を選択制御信号
としてセレクタ１２２の出力１２３またはフリップフロ
ップ１２４の出力１２５のいずれか一方を選択出力する
セレクタ１２６とを備えて構成されている。

【００５２】接続スイッチ情報記憶部１０２ａ〜１０２
ｘは、データ入力９３とデータ転送クロック９４を受
け、接続データ転送時に接続データ書き込み信号９７が
イネーブルの場合、制御データバッファリングする。そ
してバッファリング内容はセル端子接続スイッチ信号１
０３ａ〜１０３ｘとして出力する。

【００５３】図１５に、接続スイッチ情報記憶部１０２
ａ〜１０２ｘの単体の回路構成を示す。接続スイッチ情
報記憶部は、データ入力１３０をデータ端子に入力し、
データ転送クロックと接続データ書き込み信号を入力と
するＡＮＤゲート１３３の出力１３４をクロック端子に
入力するＤ型フリップフロップ１３５と、フリップフロ
ップ１３５の出力をデータ端子に入力し、接続データ書
き込み信号１３２をクロック端子に入力するＤ型フリッ
プフロップ１３７を備えて構成される。

【００５４】また配線間接続記憶部５３の１配線当りの
内部ブロックである図１６を参照すると、図１４のセル
接続記憶部と比較し、配線用接続記憶部であるためセル
入力及び出力イネーブル信号がないことを除き同一の構
成となっている。具体的な相違点は、配線間接続記憶部
５３に含まれる接続制御部は、図１７に示す回路で構成
されており、図１４の接続制御部に比べ、セルの入力及
び出力イネーブル信号の受信用シフトレジスタ及びバッ
ファリング用フリップフロップが削除された回路となっ
ている。

【００５５】図１８は、本発明の第二の実施例の書き換
え動作のタイミングチャートを示す図である。まず、図
１に示した前記実施例と同様に、ＣＰＵ命令等によりセ
ルイネーブル記憶バッファ４２に、ＰＬＤ内で書き換え
ようとするロジックセル６４及びＩ／Ｏセル６７を電気
的に切り離す為に対象セルのアドレスに出力及び入力を
ディゼーブルにする制御データを書き込みを行う。

【００５６】全ての書き換え対象セルへの制御データを
書き終えた後、ＣＰＵ命令等によりデータ送出タイミン
グ発生回路４３の制御データ送信フラグを立てる。そし
て制御データ送出信号４６がＨＩＧＨとなり、データ送
出部４９が、データ識別信号５１を制御データを示すＬ
ＯＷを出力し、接続データのバス出力４４、制御データ
のバス出力４５より、全セルに対する接続データの書き
込みイネーブルとセルの入力及び出力イネーブルの制御
データと全配線に対する書き込みイネーブルを生成し
（ただし、この場合書き換えはまだ行われていないため
書き込みイネーブルは立たない）、制御データ送信用シ
フトレジスタに書き込み後、データ転送用クロックを発
生し、ＰＬＤ部へ全セルと全配線分の制御データのデー
タ転送を開始する。

【００５７】制御データの転送タイミングチャートは図
１９及び図２０に示すようなものにとる。図１９及び図
２０には、データ識別信号、転送クロック、送出データ
のタイミング波形が示されている。

【００５８】転送されたデータを、配線間接続記憶部５
３及びセル接続記憶部５６、６０が受ける。

【００５９】セル接続記憶部５６、６０の制御データの
受信は、図２３にタイミングチャートとして示すような
動作で行われ、これを接続制御部９５の構成を示す図１
４を用いて説明すると、制御データ送信区間を示すデー
タ識別信号１０４がＬＯＷの場合、データ入力（シリア
ル）１０６のデータは、まず３段のシフトレジスタ１１
２、１１６、１２４でデータ転送クロック１０７の立ち
上がりにて、データを順次サンプリングされる。またそ
の最終段の出力はデータ出力１２７となり、別のセル接
続記憶部等のデータ入力として利用する。

【００６０】データの転送終了後に、データ識別信号１
０４が立ち上がることによって、各シフトレジスタ１１
２、１１６、１２４の内容をそれぞれ、接続データ書き
込み信号、セルイネーブル信号（入力）、セルイネーブ
ル信号（出力）として、Ｄ型フリップフロップ１１４、
１２０、１２８に書き込み、それぞれ、接続データ書き
込み信号１１９、セルイネーブルバッファ（入力）１２
１、セルイネーブルバッファ（出力）１２９の出力へ反
映される。

【００６１】また、配線間接続記憶部５３の制御データ
受信動作はセル接続記憶部５６、６０と同一である。

【００６２】全セルと全配線分の制御データのデータ転
送を完了後、送信完了信号４８を出力するとともに、デ
ータ識別信号５１をＨＩＧＨに立ち上げ、配線間接続記
憶部５３、セル接続記憶部５６、６０の制御データバッ
ファの一括書き込みを行い、書き換え対象であるロジッ
クセル６６及びＩ／Ｏセル６９を他の回路から電気的に
切り離す。

【００６３】次に、ＣＰＵ命令等により接続記憶バッフ
ァ４１に書き換え対象のセルのアドレスに新たな接続デ
ータを書き込み、書き換えた部分のみの接続データの書
き換えを行う為、ＣＰＵ命令等によりデータ送出タイミ
ング発生回路４３の制御データ送信フラグを立て、再度
制御データをＰＬＤ部へ転送し、書き込みイネーブル信
号を含む制御データを書き込む。

【００６４】そして、ＣＰＵ命令等によりデータ送出タ
イミング発生回路４３の接続データ送信フラグを立て
る。そして接続データ送出信号４６がＨＩＧＨとなり、
データ送出部４９が、データ識別信号５１を接続データ
を示すＨＩＧＨを出力し（ただし、制御データを出力し
た後の場合、既にＨＩＧＨが出力されている。）、接続
データのバス出力４４の内容を、データ送出部４９内部
の書き込みイネーブル信号生成回路８７（図１１参照）
により、データが書き換えられた箇所のみ、接続データ
送信用シフトレジスタ８９に書き込み、データ転送用ク
ロックを発生し、ＰＬＤ部へ書き換えが行われたセル及
び配線の接続データのみデータ転送を開始する。なお、
書き換えが為されなかった送信用シフトレジスタについ
ては、クロックが供給されず、データはバイパス回路を
経て次段のシフトレジスタへ受け渡されることとなる。

【００６５】接続データの転送タイミングチャートは、
図２１及び図２２に示すようなものとなる。

【００６６】セル接続記憶部５６、６０の接続データの
受信は、図２４にタイミングチャートとして示すような
動作であり、接続制御部の構成を示す図１４及び接続ス
イッチ情報記憶部の構成を示す図１５を用いて説明する
と、接続データ送信区間を示すデータ識別信号１０４が
ＨＩＧＨとなっており、また書き換えが行われる為、接
続データ書き込み信号１１９にＨＩＧＨが出力されてい
るとものとすると、データ入力（シリアル）１０６のデ
ータは、１セルに対する接続スイッチの数量分の並べら
れた接続スイッチ情報記憶部１０２ａ−１０２ｘ内のシ
フトレジスタ１３５に、データ転送クロック１３１の立
ち上がりにてデータを順次サンプリングされる。またそ
の最終段の出力はスイッチ部データ出力１０５として、
セル接続制御部９６に戻され、データ出力（シリアル）
１００により別のセル接続記憶部等のデータ入力として
利用する。

【００６７】データの転送終了後にデータ識別信号１０
４が立ち下がることによって、それぞれの接続スイッチ
情報記憶部１０２ａ−１０２ｘ内のシフトレジスタ１３
５の内容を、Ｄ型フリップフロップ１３７に書きみ、各
セル端子／配線接続スイッチ信号１３８へ反映される。

【００６８】また、配線間接続記憶部５３の接続データ
受信動作はセル接続記憶部５６、６０と同一である。

【００６９】書き換え分の接続データのデータ転送を完
了後、送信完了信号４８を出力するとともに、データ識
別信号５１にＬＯＷに立ち下げ、配線間接続記憶部５
３、セル接続記憶部５６、６０の個々の接続スイッチ情
報記憶部（１３及び図１６参照）の書き換え部分のみ一
括で書き込みを行い、ぞの出力がそれぞれ配線間接続ス
イッチ２１、ロジックセル端子接続スイッチ６４、Ｉ／
Ｏセル端子接続スイッチ６７へ伝播され論理の書き換え
を行う。

【００７０】書き換え完了後、書き換えたセルの入出力
を有効にするため、ＣＰＵ命令等によりセルイネーブル
記憶バッファ４２に、ＰＬＤ内で書き換えようとするロ
ジックセル６４及びＩ／Ｏセル６７を対象セルのアドレ
スに出力及び入力をイネーブルにする制御データを書き
込み、全ての書き換え対象セルへの制御データを書き終
えた後、ＣＰＵ命令等によりデータ送出タイミング発生
回路４３の制御データ送信フラグを立て、制御データの
転送及び書き込みを行うことにより、新たに書き込んだ
回路が機能可能となる。

【００７１】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００７２】本発明の第１の効果として、ＰＬＤ内の部
分的な書き換え及び追記が可能となる、ということであ
る。

【００７３】その理由は、本発明においては、ＰＬＤの
制御情報及び接続情報の記憶部がＲＡＭ等のメモリーと
同様に、ランダムアクセスを可能にしたことにより、Ｐ
ＬＤ内の任意の箇所のみの書き換えを可能としたたため
である。

【００７４】本発明の第２の効果として、同一ＰＬＤ内
を部分動作させたまま書き換えることが可能である、と
いうことである。。

【００７５】その理由は、本発明においては、ＰＬＤ内
部のセル単位で入出力の制御が可能で、ＰＬＤの部分書
き換え時に書き換え部分がその他のＰＬＤ内外の回路へ
の電気的な影響を無くすことできるためである。

【００７６】本発明の第３の効果として、ＣＰＵの命令
レベルでのＰＬＤの書き換えが可能である、ということ
である。

【００７７】その理由は、本発明においては、ＰＬＤの
制御部及び接続情報の記憶部がＣＰＵバスに直接接続さ
れているためである。

【００７８】本発明の第４の効果として、従来のＰＬＤ
に比べ、ＰＬＤの書き込み時間の短縮が可能である、と
いうことである。

【００７９】その理由は、本発明においては、書き込み
を行う箇所のみＰＬＤへシリアルでデータを転送するシ
フトレジスタ型としたためである。

【００８０】本発明の第５の効果として、ＰＬＤ部のチ
ップサイズを小型化できる、ということである。

【００８１】その理由は、本発明において、シフトレジ
スタ型ではＰＬＤ内へ送るデータがシリアルで転送して
おり、全てパラレル転送しているＲＡＭ型に比べ、ＰＬ
Ｄ内部の配線数を大幅に削減できるためである。

【図面の簡単な説明】

【図１】本発明の第一の実施例の構成を示す図である。

【図２】本発明の第一の実施例における接続記憶部、セ
ルイネーブル記憶バッファ等記憶部の構成を示す図であ
る。

【図３】本発明の第一の実施例におけるメモリセル部の
構成を示す図である。

【図４】本発明の第一の実施例におけるメモリセルの構
成を示す図である。

【図５】本発明の第一の実施例におけるＩ／Ｏセル及び
Ｉ／Ｏセル端子接続スイッチの構成を示す図である。

【図６】本発明の第一の実施例におけるロジックセルの
構成を示す図である。

【図７】本発明の第一の実施例におけるロジックセル端
子接続スイッチの構成を示す図である。

【図８】本発明の第一の実施例における配線間接続スイ
ッチの構成を示す図である。

【図９】本発明の第一の実施例における書き換え操作フ
ローを示す流れ図である。

【図１０】本発明の第二の実施例の構成を示す図であ
る。

【図１１】本発明の第二の実施例におけるデータ送出部
の構成を示す図である。

【図１２】本発明の第二の実施例における書き込みイネ
ーブル信号生成回路の一セルまたは一配線分の構成を示
す図である。

【図１３】本発明の第二の実施例におけるセル接続記憶
部の構成を示す図である。

【図１４】本発明の第二の実施例における接続制御部の
構成を示す図である。

【図１５】本発明の第二の実施例における接続スイッチ
情報記憶部の構成を示す図である。

【図１６】本発明の第二の実施例における配線間接続記
憶部の構成を示す図である。

【図１７】本発明の第二の実施例における接続制御部
（配線用）の構成を示す図である。

【図１８】本発明の第二の実施例の動作を説明するため
のタイミングチャートである。

【図１９】本発明の第二の実施例におけるデータ送信の
動作を示すタイミングチャートである。

【図２０】本発明の第二の実施例における制御データの
送信（配線部）及び書き込み動作を示すタイミングチャ
ートである。

【図２１】本発明の第二の実施例における接続データ送
信（セル１、セル３の接続書き換え例）を示すタイミン
グチャートである。

【図２２】本発明の第二の実施例における接続データ送
信及び書き込み動作を示すタイミングチャートである。

【図２３】本発明の第二の実施例におけるセル接続制御
部の動作を示すタイミングチャートである（その１）。

【図２４】本発明の第二の実施例におけるセル接続制御
部の動作を示すタイミングチャートである（その２）。

【図２５】従来のＰＬＤ回路の構成を示す図である。

【符号の説明】

１アドレスバス２データバス３コマンドバス４アドレスデコーダ８接続記憶部９セルイネーブル記憶バッファ１１セルイネーブル記憶部１３セルイネーブルタイミング発生回路２１配線間接続スイッチ２２ロジックセル接続スイッチ２４ロジックセル２５Ｉ／Ｏセル接続端子スイッチ２７Ｉ／Ｏセル３２Ｉ／Ｏセル端子接続スイッチ３３Ｉ／Ｏセル３４アドレスバス３５データバス３６コントロールバス３７アドレスデコーダ４１接続データ記憶バッファ４２セルイネーブル記憶バッファ４３データ送出タイミング発生回路４９データ送出部５２配線間接続スイッチ５３配線間接続記憶部５４ロジックセル端子接続スイッチ５７Ｉ／Ｏセル端子接続スイッチ５６、６０セル接続記憶部６６ロジックセル６９Ｉ／Ｏセル８０送信クロック生成部８５制御データ送信用シフトレジスタ８７書き込みイネーブル信号生成回路８９接続データ送信用シフトレジスタ９６接続記憶部１０２接続スイッチ情報記憶部１１２、１１６、１２４Ｄ型フリップフロップ（シフ
トレジスタ）１１４、１２０、１２８Ｄ型フリップフロップ１０８インバータ１１０，１１８ＡＮＤＧＥ−ＴＯ１２２，１２６セレクタ１３５、１３７Ｄ型フリップフロップ１３３ＡＮＤゲート２０１メモリセル部２０２制御回路２０３プリチャージ回路２０４Ｘデコーダ２０５Ｙセレクタ４０１、４０２インバータ４０３、４０４パストランジスタ４０５バッファ５０１ＡＮＤゲート５０２出力バッファ５０３入力バッファ６０１ロジックセル６０２〜６０４出力バッファ６０５〜６０８ＡＮＤゲート７０２配線用接続記憶部７０２接続スイイチ情報記憶部８０１インバータ８０２、８０５ＡＮＤゲート８０３、８０４Ｄ型フリップフロップ８０６、８０７セレクタ９０１接続データ送出制御部９０２配線間接続記憶部９０３配線間接続スイッチ９０４ロジックセル接続記憶部９０５ロジックセル端子接続スイッチ９０６ロジックセル９０７Ｉ／Ｏセル接続記憶部９０８Ｉ／Ｏセル端子接続スイッチ９０９Ｉ／Ｏセル

Claims

(57)【特許請求の範囲】

【請求項１】ＰＬＤ内配線間、ロジックセル、Ｉ／Ｏセ
ル相互に接続するスイッチ情報を記憶する接続記憶部
と、前記ロジックセル及びＩ／Ｏセルの個々のセルに対する
入出力の制御を行うデータを一時的に格納するセルイネ
ーブル記憶バッファと、前記ロジックセル及びＩ／Ｏセルの入出力制御データを
一括して変更するための前記セルイネーブル記憶バッフ
ァの内容を、セルイネーブル記憶部へ移すための書き込
み信号を発生するセルイネーブルタイミング発生回路
と、を備え、前記接続記憶部、前記セルイネーブル記憶バッファ、及
び、前記セルイネーブルタイミング発生回路はＣＰＵか
らの命令でアクセスされ、前記セルイネーブル記憶部からのセルイネーブル信号に
より、前記ロジックセル及びＩ／Ｏセルの個々のセルに
対する入力及び出力の制御を行い、ＰＬＤの部分書き換
え時に、書き換え部分がその他のＰＬＤ内外の回路への
電気的な影響を無くし、動作中の書き換えを可能とした
ことを特徴とするＰＬＤ回路。
【請求項２】前記接続記憶部が、メモリセルアレイから
なり、メモリセルへのデータ読み出し書き込み経路以外
に、前記メモリセルの記憶内容を出力するセル端子を備
え、前記セル端子から接続情報スイッチ信号が出力され
る、ことを特徴とする請求項１記載のＰＬＤ回路。
【請求項３】ＰＬＤ内部配線で配線対配線の接続を選択
するスイッチ群で構成され、ＰＬＤ内部配線のＸまたは
Ｙ方向いずれかの配線毎にグループ化し、１配線につき
前記接続記憶部のセル端子からの配線間接続用スイッチ
信号で制御される配線間接続スイッチと、前記ロジックセル及びＩ／Ｏセルの個々のセルの入出力
とＰＬＤ内部の配線との接続を選択するスイッチ群で構
成されたロジックセル端子接続スイッチ及びＩ／Ｏセル
端子接続スイッチであって、前記接続記憶部のセル端子
からのロジックセル用接続情報スイッチ信号、Ｉ／Ｏセ
ル用接続情報スイッチ信号で制御されるロジックセル端
子接続スイッチ及びＩ／Ｏセル端子接続スイッチを備え
たことを特徴とする請求項２記載の請求項ＰＬＤ回路。
【請求項４】接続データを記憶する接続データ記憶バッ
ファと、制御データを記憶するセルイネーブル記憶バッファとデ
ータ送出タイミング発生回路と、を備え、前記データ送出タイミング発生回路は制御データ送出信
号と接続データ送出信号を出力し前記制御データ送出信
号と接続データ送出信号により、前記接続データ記憶バ
ッファと、前記セルイネーブル記憶バッファからの、接
続データの出力、制御データ出力の内容を、シリアルデ
ータとして、ＰＬＤ内部の配線間接続記憶部、セル接続
記憶部に送出するために、転送データ出力、データ転送
クロック、及び転送中のデータが制御データであるか又
は接続データであるかを示すデータ識別信号を生成し、
さらにデータ転送が完了したことを知らせる送出完了信
号を出力するデータ送出部を備え、前記データ送出タイミング発生回路は前記データ送出部
から出力される送信完了信号によりリセットされ、前記配線間接続記憶部は、前記転送データ出力と前記デ
ータ転送クロックを受けて前記データ識別信号により、
配線間接続のための制御データと接続データに分離して
内部にバッファリングし、転送データは内部シフトレジ
スタを通り、後段のセル接続記憶部へのデータ受渡しの
ため転送データとして出力し、前記セル接続記憶部は、セル毎の制御データとしてロジ
ックセルまたはＩ／Ｏセルの入出力制御情報を記憶し、
その内容をセルイネーブル信号として前記ロジックセル
または前記Ｉ／Ｏセルに出力する、ことを特徴とするＰ
ＬＤ回路。