JP3316001B2 - 半導体メモリに対するデータ伝達方法およびこの方法を実施するための半導体メモリ - Google Patents

半導体メモリに対するデータ伝達方法およびこの方法を実施するための半導体メモリ

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    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メモリセルアドレスが
データ伝達に対する制御信号により決定される半導体メ
モリの多数のメモリセルと少なくとも１つの入力／出力
端子との間のデータ伝達のための方法およびこの方法を
実施するための半導体メモリに関する。
【０００２】
【従来の技術】集積半導体メモリのメモリ密度の増大お
よびデータ語幅の増大に伴って、できるかぎり高い速度
でのメモリセルからの、またそれへのデータ伝達が必要
とされる。通常の半導体メモリはマトリックス配置に構
成されている。その際に各個のメモリセルは語線および
ビット線を介して決定される。このようなメモリセルへ
のアクセスはメモリセルに対応付けられているアドレス
ならびに行アドレス制御信号（列アドレスストローブ、
ＲＡＳ）および列アドレス制御信号（行アドレスストロ
ーブ、ＣＡＳ）を半導体メモリに与えることにより行わ
れる。その際に通常の仕方でメモリセルの行および語ア
ドレスがアドレス指定され、また信号ＲＡＳにより選択
される。その後に信号ＣＡＳにより列アドレスが有効に
書かれ、またこうしてメモリセルが決定される。
【０００３】従来の技術からメモリセルアクセスに対す
る種々の機能モード、たとえばいわゆるページモードま
たはニブルモードが知られている。ページモードでは通
常の仕方でメモリセルを有する行が１つの語線に沿って
選択され、またその後に列アドレス制御信号ＣＡＳの両
クロックエッジの１つにより選択的な列アドレスへの新
アクセスが可能である。この作動形式では個々のセルア
クセスに対する列アドレスのみが変更されればよいの
で、列アドレスおよび行アドレスが選択自由に新たに決
定されるモードにくらべて速度の利点が得られる。
【０００４】ページモードにくらべてニブルモードはデ
ータ伝達速度の明白な上昇を意味する。米国特許第 4,3
44,156号明細書によるニブルモードではアドレス決定に
より４つのメモリセルへのアクセスが行われる。これら
の４つのメモリセルは決定されたアドレスの２つのアド
レスインデックスの可能な組み合わせとして生ずる。決
定されたアドレスによりアクセスされた４つのメモリセ
ルはそれらの記憶されたデータを一時メモリに出力し、
それからデータが半導体メモリの入力／出力端子から外
部へ導かれる。
【０００５】通常の仕方で下降するＣＡＳ信号エッジは
ニブルクロック、すなわち４つのメモリセルのなかの４
つのビットの読出しおよび読入れに対する列アドレスを
決定し、他方においてＲＡＳエッジによりメモリセルへ
の新アクセスが行われる。ページモードの際のように、
それに続く３つのメモリセルアクセスに対しては新たな
アドレス切換は必要でなく、従ってその決定時間が著し
く節減される。
【０００６】データレートを高めるための別の可能性は
ヌマタ（K.Numata）他著「高密度ＤＲＡＭに対する新し
いニブルド‐ページ‐アーキテクチュア」米国電気電子
学会雑誌・固体回路編、第２４巻、第４号、１９８９年
８月、第９００〜９０４頁から知られている。このいわ
ゆるニブルド‐ページ‐アーキテクチュアでは選択され
た語線またはメモリ行に沿って８ビットのユニットのな
かの列アドレスへアクセスされ得る。各ユニットの８ビ
ットへのアクセスはアドレスの決定により行われる。第
１のアドレスの決定および記憶された情報のデータ出力
の後にＣＡＳ信号の短く相い続く負のエッジの各直後の
ものにより第１のアドレスに対応付けられているメモリ
セルのデータが読出される。相応のことが書込みサイク
ルに対しても当てはまる。データ出力またはデータ入力
の制御はＣＡＳおよび書込みイネーブル（ＷＥ）信号
（書込みレリーズ制御信号）により行われる。内部で８
ビットに対応付けられているメモリセルは２つのセル範
囲に分割されており、それらに４ビット幅のデータレジ
スタが対応付けられている。このかぎりにおいてこれは
公知の形式の二重化されたニブル‐モードである。この
高速アクセスの欠点は、このように考案されたメモリモ
ジュールがこのサイクルアクセスにしか使用できないこ
と、また他の運転モードを実効するのが不可能または煩
雑であることにある。
【０００７】米国特許第 4,758,995号明細書から、同じ
くアドレス決定により８ビットが相い続いて読出し可能
であるデータ伝達のための方法が知られている。２つの
メモリセル範囲からアドレス授受および対応付けられて
いるメモリセルの第１の読出しの後に７つの別のビット
が相い続いて読出される。カウンタがデータ出力を、最
初の４つのメモリセルの読出しの終了前に適時にすぐ次
の４つのメモリセルがアドレス指定されかつ読出され得
るように制御する。相応のことが書込みに対しても当て
はまる。この方法もこの形式のモジュールにしか使用で
きない高速ニブルサイクルとみなされる。
【０００８】
【発明が解決しようとする課題】本発明の課題は、半導
体メモリに対する新しいアクセス方法およびこのような
方法を実施するための半導体メモリを提供することであ
る。さらに本発明の課題は、半導体メモリの基本機能を
本質的に制約することなしにメモリセルへの高速アクセ
スを可能にする半導体メモリに対するデータ伝達のため
の方法およびこの方法を実施するための半導体メモリを
提供することにある。
【０００９】
【課題を解決するための手段】この課題は請求項１の特
徴および請求項６の特徴により解決される。
【００１０】本発明の実施態様は従属請求項にあげられ
ている。
【００１１】
【発明の効果】本発明は、半導体メモリに対する標準化
された基本機能を代替的な作動モードで著しく損なうこ
となしにメモリセルからの、またそれへの高いデータ伝
達レートを可能にするという利点を有する。その際にデ
ータ伝達の制御のためにアドレス制御信号ＣＡＳおよび
データ伝達の制御のための出力レリーズ制御信号ＯＥが
使用される。出力レリーズ制御信号（出力イネーブル）
は外部接続ピンを介して４ＭＢｉｔ以上のメモリ容量を
有する半導体メモリのなかに、またｘ４編成において標
準的に存在している半導体メモリに与えられ得る。国際
的に通用している仕様に従って、データ出力端またはデ
ータ入力端は、伝達すべきデータが与えられていないか
ぎり、トリステート状態に切換えられる。
【００１２】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。図面を通じて、同じ要素には
同じ符号が付されている。
【００１３】本発明による方法を説明するため図１に
は、１つの実施例としてニブル‐ページ‐モードを利用
する装置のブロック回路図が示されている。メモリ基本
機能が本発明による方法および相応の装置によりできる
かぎりわずかしか損なわれないという本発明の課題によ
り課せられる条件は、標準サイクルが変更されること、
すなわちＲＡＳまたはＣＡＳ信号によりそのアドレスに
相応して決定されたメモリセルへのアクセスが行われる
ことにより保証される。
【００１４】ＲＡＳまたはＣＡＳ信号の報知について述
べるとき、それらは外部からメモリの接続ピンに与えら
れるような形態の信号を意味する。このことは、通常の
仕方でＴＴＬ信号ＲＡＳ、ＣＡＳ、ＷＥおよびＯＥがそ
の否定された形態でピンに与えられることを意味する。
このことは符号ＲＡＳＮＴ、ＣＡＳＮＴ、ＷＥＮＴおよ
びＯＥＮＴにより確定される。図１によれば、これらの
４つの信号が半導体メモリに対する入力制御信号を形成
する。ＲＡＳＮＴおよびＣＡＳＮＴによりメモリセルの
アドレスが決定され、ＷＥＮＴによりメモリが読出され
るべきか書込まれるべきかが決定され、またＯＥＮＴは
通常の仕方でデータ出力に対する出力バッファをレリー
ズする。公知のメモリではデータ入力は分離した制御信
号により決定されない。
【００１５】本発明の基本思想は、公知のメモリの場合
のようにＲＡＳまたはＣＡＳ信号によりメモリセルがア
ドレス指定され、またアドレスが立ち下がりＣＡＳ信号
エッジにより授受されることに基づいている。このよう
な主クロックの高速の連続は既に示されているように、
なかんずくアドレス授受が比較的多くの時間を要するた
めに可能でない。本発明によれば、ＲＡＳおよびＣＡＳ
により決定される２つの主クロックの間に追加的にデー
タが読出され得る。そのためにＣＡＳＮＴおよびＯＥＮ
Ｔにより制御信号が発生される。ニブル‐ページ‐モー
ドの場合には主クロックは、３つの追加的なデータクロ
ックにより各主クロックの後にニブル‐モードを形成す
るページ‐モードに相当する。この仕方で公知のＤＲＡ
Ｍ作動モード、ニブル‐モードおよびページまたは高速
ページ‐モードが互いに組み合わされ得る。さらに別の
組み合わせ、たとえばビットあたりの書込みが可能であ
る。相応の標準機能はその際に著しく損なわれない。
【００１６】データ伝達は外部ピンに与えられている信
号ＣＡＳＮＴおよびＯＥＮＴにより制御されるべきであ
るので、この制御に対して２つの原理的な可能性があ
る。一方では本来のデータ伝達がＣＡＳＮＴにより制御
され、他方ではＯＥＮＴにより制御される。ＣＡＳＮＴ
によるデータ伝達の制御の際に高速のデータ伝達にもか
かわらず、新しい列アドレスの授受がＣＡＳ信号に相応
して特定のニブルクロックでしか可能でないという欠点
が生ずる。さらに、データ出力バスがＣＡＳ信号を介し
てトリステート状態に切換えられ得ないので、このトリ
ステート状態がＯＥＮＴにより決定可能でなければなら
ない。公知の作動モードとの両立性が放棄されるかぎ
り、データ出力バスはトリステート移行なしでも作動し
得る。
【００１７】ＯＥＮＴによるデータ伝達の制御の際には
確かに、ｘ１編成およびメモリ容量≧４ＭＢｉｔでのメ
モリ構成の際にもこの出力レリーズ制御信号に対して接
続ピンが設けられていなければならないという欠点が生
ずる。しかし、ＣＡＳ信号が通常の仕方でメモリセルの
決定の役割をするので、高速のデータ伝達の際に新しい
列アドレスの授受が各時点で可能であるという利点が生
ずる。ＣＡＳＮＴによりその場合に実行中のニブル‐シ
ーケンスが中断され、また新しいニブル‐サイクルに対
するアドレスが授受され得る。
【００１８】アドレス制御信号ＣＡＳＮＴがメモリセル
アドレスを決定し、また出力レリーズ信号ＯＥＮＴがデ
ータ伝達を制御するこの第２の場合を図１により説明す
る。その際に、データ伝達レートをさらに高めるための
本発明の１つの実施例によりＯＥＮＴの両信号エッジの
１つだけでなく、両信号エッジの各々がデータを読入れ
かつ読出す場合が考察される。各ニブル‐シーケンスの
第１のデータは、ＣＡＳＮＴの負のエッジによるアドレ
スの授受の後にアドレスが決定され、またデータ入力ま
たはデータ出力が開始されるときに、当該のメモリセル
に書込まれ、またはそこから読出される。このことは、
ＣＡＳＮＴおよびＯＥＮＴの論理積が論理０であるとき
に、データ読出しまたはデータ書込み過程が開始し得る
ことを意味する。データ伝達、すなわちデータの読出し
または書込みに対してその場合、ＯＥＮＴ信号による制
御が行われており、他方においてＣＡＳＮＴ信号は、新
しいアドレスが授受されるべきときまで、論理０にとど
まる。
【００１９】本発明による方法の進行制御のために図１
に、信号ＲＡＳＮＴ、ＣＡＳＮＴおよびＷＥＮＴを直接
に入力信号として供給される時間制御装置ＴＣが設けら
れている。本発明により決定するレリーズ制御信号ＯＥ
ＮＴはデータ伝達認識回路ＴＤＣを介して時間制御回路
ＴＣと接続されている。回路ＴＣはアドレス信号Ａo な
いしＡi が与えられているアドレスバッフア回路ＡＬ
（アドレスラッチ）と接続されている。通常の仕方でこ
のように理解されているニブル‐モードは４つのデータ
の集合を含んでいるので、４つの対応付けられているメ
モリセルが２つのアドレスインデックスにより決定可能
である。しかしながら本発明は、２つの主クロックの間
で４つのデータを有するニブル‐モードを伝達すること
に制限されず、要求に応じてもっと多くの、たとえば８
つまたは１６のデータが変形されたニブル‐モードのな
かで伝達され得る。図１には、アドレスＡj ないしＡi
がアドレスポインタＡＰに供給されることが示されてい
る。図示されていない他のアドレスＡo ないしＡj は相
応のデコーダに、場合によってはここでは関心のない別
の機能グループを中間に接続して、供給される。アドレ
スポインタＡＰは、本来のニブル‐モードを制御する課
題を有する。アドレスポインタＡＰおよび時間制御回路
ＴＣはシフト制御回路（シストコントロール）ＳＣを介
して互いに接続されている。本来のメモリセル装置に関
してアドレスポインタＡＰは本来のメモリセル装置ＭＡ
１と入力／出力回路Ｉ／Ｏ１との間に位置するマルチプ
レクサＭＵＸ１と接続されている。このようなメモリセ
ル装置ＭＡ１は多くのメモリセルブロックのなかでそれ
ぞれ個々のメモリセル領域に分割されていてよい。メモ
リセル装置ＭＡ１は読出しバスＲＢ１および書込みバス
ＷＢ１を介してマルチプレクサＭＵＸ１を介して入力／
出力回路Ｉ／Ｏ１と接続されている。この最後の回路は
外部から近接可能な接続ピンＤＩ１またはＤＯ１と接続
されており、これらの端子はもちろんデータ入力または
データ出力に対する単一の端子により実現されていても
よい。メモリセル装置ＭＡ、マルチプレクサＭＵＸおよ
び入力／出力回路Ｉ／Ｏは、図１に示されているよう
に、多重に、たとえば二重または四重に構成されていて
もよい。このような場合に、そのつどの接続または制御
は一致している。図１によればたとえばマルチプレクサ
ＭＵＸ１およびＭＵＸ２がアドレスポインタＡＰと接続
されている。分離した書込み制御およびデータ出力バス
またはデータ出力端子のレリーズを介して入力／出力回
路Ｉ／０１およびＩ／Ｏ２は時間制御回路ＴＣと接続さ
れている。
【００２０】図１に示されているが、まだ説明していな
い信号は後で別の図面により説明する。その他の点では
端子および端子に与えられている信号または導線および
導線を介して伝達される信号は図示を簡単化するために
それぞれ同じ符号を付されている。
【００２１】データ伝達の制御は信号ＣＡＳＮＴおよび
ＯＥＮＴにより行われるので、その他の回路の完全に一
致する変更の際にはたとえば回路ＴＤＣは接続ピンＣＡ
ＳＮＴと時間制御回路ＴＣとの間に接続されてもよいこ
とは明らかであり、その場合には信号ＯＥＮＴは直接に
時間制御回路に供給される。当業者にとって、本発明が
実施例に制限されていないことは容易に認識可能であ
る。当業者の知識により、別の実施例が本発明の教示に
より実施され得る。
【００２２】図２には、信号ＯＥＮＴの際に信号移行を
認識するための回路ＴＤＣを含んでいる回路１０が示さ
れている。回路の入力信号は半導体メモリの外部接続ピ
ンに与えられるＴＴＬ‐ＣＭＯＳレベルを有する信号Ｏ
ＥＮＴを形成する。この信号はバッファＢ１のなかで内
部信号レベルに変換される。バッファＢ１は、外部制御
信号により導き出されている内部で発生される制御信号
によりレリーズされる。これらの内部制御信号ＣＩＮ
Ｔ、ＲＩＮＴおよびＣＡＳＮは後で説明する。バッファ
Ｂ１の出力信号はフリップフロップによりそれぞれすぐ
次の信号移行まで記憶される。フリップフロップＦＦ１
の出力端に内部信号ＯＥが与えられている。
【００２３】回路ＴＤＣはバッファＢ１の出力信号によ
り、すなわち入力信号ＯＥＮＴにより、また内部制御信
号ＣＡＳＮにより制御される。両信号はＮＡＮＤゲート
ＮＡ１で論理演算される。このゲートＮＡ１の出力信号
は一度遅延され、また一度遅延されずに２つのトランジ
スタＴ１およびＴ２の駆動のために使用される。ゲート
ＮＡ１の出力信号はさらにインバータＩ１により反転さ
れ、その出力信号は等しい仕方で一度遅延され、また一
度遅延されずに２つのトランジスタＴ３およびＴ４の駆
動のために使用される。両トランジスタグループは配線
されたオア論理回路を形成する。この論理回路の出力端
は詳細には図示されていない別のＮＡＮＤゲートの１つ
の入力端を形成し、その第２の入力は信号ＯＥにより形
成される。このゲートの出力側に、発生すべき内部信号
ＣＩＮＴの駆動のために用いられる信号ＯＥＴが得られ
る。説明を完全なものにするために言及すると、フリッ
プフロップＦＦ１は内部制御信号ＣＡＳＮによりリセッ
ト可能である。内部信号ＷＩＮＴはデータ出力または信
号ＯＥの切り離しの役割をする。
【００２４】図３には外部ＴＴＬ信号ＣＡＳＮＴからの
内部行アドレスストローブ信号ＣＡＳＮの発生が示され
ている。外部信号は、信号を内部電圧レベルに変換し
て、本発明にとっては重要でないいくつかの論理要素の
出力端に内部信号ＣＡＳＮとして与えるバッファＢ２に
供給される。同時に図３には、信号ＯＥＴおよび制御信
号ＣＡＳＮＴからの本発明にとって重要な内部制御信号
ＣＩＮＴの発生が示されている。バッファＢ２の後で、
内部制御信号ＣＩＮＴを発生するために、信号ＣＡＳＮ
Ｔに相応する信号がＮＡＮＤゲートＮＡ３により論理演
算される。この内部制御信号ＣＩＮＴはデータ伝達を制
御するための規範的な信号である。この信号の発生によ
り図２および図３から明らかになるように、ＣＩＮＴは
個別パルス信号をなしており、その際にそれぞれ、信号
ＣＡＳＮが予め定められた論理状態を占め、かつＯＥＮ
Ｔの論理状態の信号切換が行われるときに、パルスが発
生される。
【００２５】図１２によりこの関連を説明する。信号Ｒ
ＡＳにより１つの語線が選択されており、また行アドレ
スストローブＣＡＳ信号がメモリセルアクセスを可能に
するとき、ＣＡＳとならんで信号ＯＥＮＴが論理０であ
ると直ちに、信号ＣＩＮＴの第１のパルスが発生され
る。従って、これらの論理条件の論理積演算がＣＩＮＴ
信号の最初の発生のために必要である。ＯＥＮＴのそれ
に続く各信号切換によりＣＩＮＴの別のパルスが発生さ
れる。ＣＩＮＴの両信号エッジのそれぞれ１つは次いで
データ伝達を制御する。データはその際に、ＣＩＮＴの
規範形成エッジによりすぐ次のデータが授受されるま
で、またはサイクルが信号ＣＡＳにより中断されるま
で、与えられている。
【００２６】これまでに示された図面により本発明の基
本思想は明らかである。半導体メモリに対するデータ伝
達は、メモリアドレスの必要な授受および決定により条
件付けられて、外部信号により高速で十分に“トグル”
され得ないので、外部行アドレスストローブ信号ＣＡＳ
から外部ＯＥＮＴ信号と結び付いて制御される内部制御
パルスＣＩＮＴが発生される。この仕方で内部制御のこ
れまでに既に公知の標準機能が優先させられる。信号Ｃ
ＩＮＴによる内部制御は信号ＣＡＳの時間的制限を受け
ず、また高速のデータ伝達を可能にする。
【００２７】図４には図１によるニブル‐ページ‐モー
ドの実現が一層詳細に示されている。回路１０および２
０は図２および図３により既に説明済みである。言及す
べきこととして、信号ＲＩＮＴは信号ＲＡＳＮＴからバ
ッファによる内部信号レベルへの外部信号レベルの変換
により発生される。回路３０は内部信号ＣＡＳＮおよび
ＣＩＮＴから、データバスの制御の役割をする出力信号
ＣＡＳＴを発生する。回路６０は内部データバスを出力
段と接続する。回路４０は、ＷＩＮＴを外部信号ＷＥＮ
Ｔから発生し、またバス制御モジュール６０に対する制
御信号ＯＥＩおよび書込み制御信号、すなわち書込みイ
ネーブルラッチＷＥＬまたはその反転された信号ＷＥＬ
Ｎを発生する書込み制御を含んでいる。回路５０はアド
レスバッファＡＬに対する制御信号およびアドレスポイ
ンタＡＰを発生する。内部信号ＲＩＮＴ、ＣＡＳＮおよ
びＣＩＮＴが信号ＷＩＮＴとならんでデータ伝達全体の
制御に対する規範形成信号であることは認識可能であ
る。
【００２８】図５には信号ＣＡＳＴの発生のための回路
３０が示されている。両制御信号ＣＩＮＴおよびＣＡＳ
Ｎは互いにゲートＮＡ４のなかで論理演算され、また次
いで一度は遅延され、また一度は遅延されずに別のゲー
トＮＡ５に供給され、その出力信号はＣＡＳＴである。
図５による回路は、ＣＩＮＴの信号エッジのみを有効な
エッジとして選択する役割をする。
【００２９】図６には書込み制御回路４０が示されてい
る。外部書込み制御信号ＷＥＮＴはバッファＢ３により
内部信号ＷＩＮＴに変換される。バッファＢ３の出力信
号は信号ＲＩＮＴおよびＣＩＮＴと一緒に、書込み制御
信号を発生する本来の書込み制御回路ＷＣＣの役割をす
る。この回路ＷＣＣの実現は当業者により容易に可能で
ある。バッファＢ３の出力信号は同じく、書込みイネー
ブル信号に関係してデータバスの制御を行う信号ＯＥＩ
を発生する回路ＳＷＣの制御の役割をする。
【００３０】図７には、アドレス制御信号ＣＡＬＮおよ
びＥＮＳＨの発生の役割をする回路５０が示されてい
る。信号ＲＩＮＴおよびＣＩＮＴはノアゲートＮＯ２の
なかで互いに論理演算され、またアドレスラッチ回路Ａ
Ｌを制御する信号ＣＡＬＮと、それにくらべて反転され
ており同様にアドレスポインタＡＰによりニブル‐シー
ケンスを決定する書込み制御回路ＳＣ（シフトコントロ
ール）を制御する制御信号ＥＮＳＨとを発生する。フリ
ップフロップＦＦ３に対する信号ＲＥＳは、内部制御信
号に関係するリセット信号である。
【００３１】図８には、データバスＤＵｉまたはＤＤｉ
から外部バスＰＵｉまたはＰＤｉへの制御を含んでいる
回路６０が示されている。バスは実施例ではデータアッ
プ、データダウン、プルアップまたはプルダウンに対す
るそれぞれ４つのデータ線を含んでいる。その際に内部
データバスは論理“高”に予め充電されている。ＣＩＮ
Ｔの有効なエッジに相応して選択されている信号ＣＡＳ
Ｔと信号ＯＥＩとは互いに論理演算されて、信号ＣＴと
なる。この信号はデータバスとならんでセット／リセッ
ト‐ラッチ要素ＳＲＬ１ないしＳＲＬｉに対する入力信
号としての役割をする。これらのラッチの数はＩ／Ｏグ
ループの数、従ってまたデータ線グループの数に一致
し、実施例では４である。その際に信号ＯＥＩは、信号
ＷＥＮＴの有効なエッジが信号ＣＡＳＮＴの有効なエッ
ジの前に生じている早期書込み状態が存在するか否かに
関係する。この場合、入力／出力線はトリステート状態
に位置しているので、データ入力／出力は許容されてい
ない。書込みイネーブルの有効なエッジが信号ＣＡＳＮ
Ｔの有効なエッジの後に生じている逆の場合には、デー
タ入力／出力はレリーズされている。
【００３２】信号ＣＴが論理的に高い電位に位置してい
ると、端子ＬＵおよびＬＤにおける出力ラッチＬ１ない
しＬｉに対する入力信号は論理的に低い電位にあり、ま
た相応してバスＰＵｉならびにＰＤｉの導線は論理的に
高い電位に、すなわちトリステート状態にある。信号Ｃ
Ｔが論理的に低い電位に位置していると、データバスＤ
ＵまたはＤＤの信号変化によりラッチＬＲＬｉまたはＬ
ｉの１つがセットされ、またこうしてデータ信号が出力
バスに伝達され得る。ＣＩＮＴのすぐ次の有効なエッジ
は次いで内部データバスＤＵおよびＤＤからラッチへの
新しいデータ授受を可能にする。
【００３３】図９ａにはセット／リセットラッチＳＲＬ
ｉの詳細な回路図が示されている。図９ｂにはアドレス
バッファの詳細な回路図が示されている。
【００３４】図１０には従来の技術によるニブル‐モー
ドを説明するためのブロック回路図が示されている。ニ
ブル‐シーケンスに属するアドレスＡＤＲ１ないしＡＤ
Ｒ４はアドレスポインタＡＰのバッファＢ１１ないしＢ
１４に与えられている。これらのバッファはリング回路
のなかで互いに接続されている。シフト制御回路ＳＣは
信号ＣＩＮＴおよびＥＮＳＨにより制御され、また制御
信号をバッファに与える。１つのニブル‐シーケンスの
なかで４つの付属のメモリセルが同時に先ず一時メモリ
セルに読入れられ、またその後にバッファによるリング
制御に相応して直接に次々と読出され、もしくは個々の
メモリセルが直接に次々と読入れられ、またデータが読
出される。
【００３５】図１１の信号ダイアグラムはこの公知のニ
ブル‐モードを説明するものである。信号ＣＡＳＮｉの
立ち下がり信号エッジにより、説明されるモードでは信
号ＣＩＮＴＮｉおよびＥＮＳＨによりアドレスポインタ
ＡＰがセットされ、また信号ＣＩＮＴＮｉの立ち下がり
信号エッジによりクロック信号ＣＫが発生され、また先
にセットされたアドレスポインタがリセットされ、また
すぐ次のアドレスポインタがセットされる。各ニブル‐
シーケンスのなかでこの過程が多数回進行する。本発明
によればこの過程は任意に長くサイクリックに継続され
得る。
【００３６】図１３には、出力イネーブル信号ＯＥの信
号移行により制御されるニブル‐ページ‐モードでの読
出しサイクルに対する信号ダイアグラムが示されてい
る。立ち下がり信号エッジＣＡＳにより第１の列アドレ
スが授受され、または、ＯＥが既に論理的に低い電位に
あるので、相応のメモリセルが決定され、また同時に入
力／出力回路がレリーズされる。両立ち下がり信号エッ
ジＣＡＳおよびＯＥは読出し過程を開始する。両エッジ
は互いに論理積演算され、その際にこの場合にＤＯ１１
に対する第１の読出し過程がＣＡＳの負のエッジにより
制御される。３つの後続のデータが信号ＯＥのそれぞれ
１つのエッジにより制御される。このニブル‐シーケン
スの経過の後にＣＡＳの立ち上がりエッジによりすぐ次
の列アドレスＣＯＬ２が授受され、またすぐ次の立ち下
がりエッジによりニブル‐シーケンスの付属のデータが
読出される。信号ＣＡＳはこうしてページ‐モードを制
御し、他方において各ページ間隔のなかのニブル‐モー
ドは信号ＯＥにより制御される。
【００３７】相応のことが図１３に相応する図１４の書
込みサイクルに対しても当てはまる。
【００３８】図１３および図１４により、ＣＡＳによる
ページ‐モードおよびＯＥによる各信号エッジによるニ
ブル‐モードの制御により伝達レートが容易に倍増され
得ることは容易に明らかである。実施例では簡単なニブ
ル‐モードが選ばれているが、各ページ８、１６または
それ以上のニブルでもデータ伝達が可能である。このこ
とは２、４またはそれ以上のニブル‐シーケンスに相当
しよう。
【００３９】本発明による方法および本発明によるメモ
リセルの利点は、信号ＣＡＳがその元々の決定に対する
その標準化された仕様に相応して列アドレス評価信号
（行アドレスストローブ）として、またデータ出力端が
トリステート状態にもたらされることによって直列デー
タフローの中断のために利用され得ることにある。もち
ろん、説明されるモードはｘ４編成で問題なく伝達され
得るし、またビットあたりの書込み機能との組み合わせ
も問題なく可能である。本発明の別の実施例は当業者に
とって容易である。もちろん信号ＯＥにより制御される
直列ページ‐モードも可能である。この場合、常にＯＥ
信号の両信号エッジの１つが規範を形成する。その際
に、直列データサイクルがＣＡＳ信号により中断され得
る、高められたデータレートを有する拡大されたページ
長さが得られる。既に説明された実施例のようにＣＡＳ
はは列アドレス授受を制御し、またデータ出力はＯＥに
より制御される。他方において、データ伝達が信号ＣＡ
Ｓ自体により制御される直列ページ‐モードも可能であ
る。その際にデータ出力端のトリステート状態はＯＥに
より設定される。この実施例では標準ページ‐モードは
可能でない。なぜならば、データ伝達はＣＡＳにより制
御され、従ってまたアドレス授受が特定の時点でしか、
すなわちある数のＣＡＳ信号切換の後にしか行われ得な
いからである。そのためにカウンタを設けることは目的
にかなっている。ニブル‐サイクルの中断によるアドレ
ス切換の認識も可能である。最後に、新しいアドレスを
授受し得るようにする固有のクロックも発生され得る。
【図面の簡単な説明】
【図１】本発明を説明するためのブロック回路図。
【図２】出力レリーズ制御信号から内部制御信号を発生
するための原理回路図。
【図３】内部アドレス制御信号を発生するための原理回
路図。
【図４】ニブル‐ページ‐モードを説明するための原理
回路図。
【図５】出力制御に対する内部信号を発生するための原
理回路図。
【図６】内部書込み制御信号を発生するための原理回路
図。
【図７】アドレス制御信号を発生するための原理回路
図。
【図８】出力制御回路の原理回路図。
【図９】（ａ）は出力制御回路のラッチ回路の原理回路
図、（ｂ）はバッファ回路の原理回路図。
【図１０】本発明による信号を有するニブル‐モードを
説明するための原理回路図。
【図１１】ニブル‐ページ‐モードを説明するための信
号ダイグフラム。
【図１２】読出しサイクルにおける本発明による方法を
説明するための信号ダイグフラム。
【図１３】読出しサイクルにおけるニブル‐ページ‐モ
ードを説明するための信号ダイグフラム。
【図１４】書込みサイクルにおけるニブル‐ページ‐モ
ードを説明するための信号ダイグフラム。
【符号の説明】
ＣＡＳＮＴ アドレス制御信号 Ｉ／Ｏ 入力／出力回路 ＭＡ メモリセル ＭＵＸ マルチプレクサ ＯＥＮＴ 出力レリーズ制御信号 ＴＣ 時間制御回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ドミニク サヴイニアツク ドイツ連邦共和国 8045 イスマニング バーンホーフシユトラーセ ２ (56)参考文献 特開 昭61−229298（ＪＰ，Ａ) 特開 平４−125893（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4099

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 メモリセルアドレスがデータ伝達に対す
    る制御信号により決定される半導体メモリの多数のメモ
    リセルと、少なくとも１つの入力／出力端子との間のデ
    ータ伝達のための方法において、メモリセル（ＭＡ）か
    らの、またそれへのデータ伝達過程をアドレス制御信号
    （ＣＡＳＮＴ）および出力レリーズ制御信号（ＯＥＮ
    Ｔ）により、両信号の一方がメモリセルアドレスを決定
    し、その後にデータ伝達過程が両制御信号の所与の論理
    演算の際に開始し、続くデータ伝達を両制御信号の他方
    により制御可能であるように制御し、かつアドレス制御
    信号（ＣＡＳＮＴ）のクロックエッジの１つにより、前
    記決定されたメモリセルアドレスに対応付けられている
    データ伝達過程を終了することを特徴とする半導体メモ
    リに対するデータ伝達方法。
  2. 【請求項２】 決定されたメモリセルアドレスの各々に
    より多数のメモリセルへのアクセスが実行可能であるこ
    とを特徴とする請求項１記載の方法。
  3. 【請求項３】 アドレス制御信号（ＣＡＳＮＴ）がメモ
    リセルアドレスを決定し、また出力レリーズ制御信号
    （ＯＥＮＴ）がデータ伝達をその信号エッジのそれぞれ
    １つにより制御することを特徴とする請求項１または２
    記載の方法。
  4. 【請求項４】 アドレス制御信号（ＣＡＳＮＴ）がメモ
    リセルアドレスを決定し、また出力レリーズ制御信号
    （ＯＥＮＴ）がデータ伝達をその信号エッジの各々によ
    り制御することを特徴とする請求項１または２記載の方
    法。
  5. 【請求項５】 多数のメモリセルおよび少なくとも１つ
    の入力／出力端子と、アドレス指定のための手段と、メ
    モリセルの決定のための手段と、メモリセルからの、ま
    たそれへのデータ伝達の制御のための手段とを有する半
    導体メモリにおいて、アドレス制御信号（ＣＡＳＮＴ）
    および出力レリーズ制御信号（ＯＥＮＴ）が用いられて
    おり、両信号が、両信号の一方がメモリセルアドレスの
    決定の役割をし、また両信号の他方が、データ伝達が両
    制御信号の所与の論理演算の際に開始された後でデータ
    伝達の役割をすることによって、共通にデータ伝達過程
    を制御し、かつアドレス制御信号（ＣＡＳＮＴ）のクロ
    ックエッジの１つにより、前記決定されたメモリセルア
    ドレスに対応付けられているデータ伝達過程を中断する
    ことを特徴とする半導体メモリ。
  6. 【請求項６】 決定されたメモリセルアドレスの各々に
    よりメモリセルのアドレス指定のための手段が多数のメ
    モリセルにアクセスすることを特徴とする請求項４記載
    のメモリ。
  7. 【請求項７】 アドレス制御信号（ＣＡＳＮＴ）がメモ
    リセルアドレスの決定の役割をし、また出力レリーズ制
    御信号（ＯＥＮＴ）がその信号エッジのそれぞれ１つに
    よりデータ伝達を制御することを特徴とする請求項５ま
    たは６記載のメモリ。
  8. 【請求項８】 アドレス制御信号（ＣＡＳＮＴ）がメモ
    リセルアドレスの決定の役割をし、また出力レリーズ制
    御信号（ＯＥＮＴ）がその信号エッジの各々によりデー
    タ伝達を制御することを特徴とする請求項５または６記
    載のメモリ。
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