JPS60168259A - デ−タ転送制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はデータ転送制御＠路に関し、特に二つの外部回
路間に介在し同一のデータバスと同一のメインメモリと
を利用しつつ一方の外部回路から他方の外部回路に対す
るデータの転送における入出力のそれぞれの処理をプロ
グラムモードとＤＭＡモードとの組合せによって実行す
る場合、入出力データ間の時間的連続性を保証するため
の制御を行なうデータ転送制御回路に関する。

〔従来技術〕

プロセッサの内蔵プログラムの制御のもとに、Ｉｌｏ　
（Ｉｎｐｕｔ’１０ｕｔｐｕｔ　）機器等を含むプｏセ
ス入出力回路等による第１および第２の二つの外部回路
間で同一のパスラインおよびメインメモリを介して第１
の外部回路から第２の外部回路へデータを転送するとき
、これら外部回路の人、出力データのデータ長（ビット
数）とプロセッサの内部処理データ長とが異る場合が珍
しくなく、このような場合には通常、第１の外部回路か
らの入力動作はプログラムモード、第２の外部回路に対
する出力動作はサイクルスチール方式によるＤＭＡモー
ド（以下単にＤＭＡモードと呼ぶ）としてデータ転送を
行なっている。このデータ転送は場合によってはＤＭＡ
モードによる入力動作とＤＭＡモードによる出力動作モ
ードとを置換して実施されることもある。

さて、このようなデータ転送にあって、第１および第２
の外部回路の入出力データ長とプロセッサ内部処理デー
タ長とが異なると人、出力データ間の時間的連続性の保
証が必要となる。

第１図はプログラムモード入力とＤＭＡモード出力によ
るデータ入出力のタイミングの一例を示す入出力タイミ
ングチャートである。

第１図に示す入出力タイミングチャートはプロセッサが
８ビツトマシンの場合を例としているが、プロセッサが
１６ビツトあるいはそれ以上のビットマシンでも同様で
アシ、なお外部回路との入出力データはｌバイトで１組
である場合を示している。

第１図において、　Ｎｏ、１組のデータは＃１バイト目
のみが新しく入力（書込）されたデータが出力され、＃
２バイト目からあとは以前に入力（書込）されたデータ
＄２．　＃３・・・・・・＃ｌが出力される。すなわち
、出力（読出）されたｌバイトのデータの内容が時間的
に新旧混在しいわゆる時間的連続性の保証が得られなく
なってしまうという問題が発生する。Ｎ０１２組のデー
タについて言えば、＃ｌバイト目から＃に一１バイト目
（図示せず）までが新しく入力されたデータを、また＃
にバイトから＃ｌバイトまでが旧データを出力するとい
った新旧データの混在が発生することとなる。

上述した内容はプログラムモード入力とＤＭＡモード出
力の動作モードの組合せについて述べているが、この逆
にＤＭＡモード入力とプログラムモード出力の動作モー
ドの組合せについてもこれと同様にデータ内容に新旧混
在が発生する。

従来、このような新旧データ混在に対する時間的連続性
の保証を行なうためには、以下に述べるような従来方式
１および２等で人、出力の時間差を大とするとか、ある
いはソフト処理負荷を大とするといった欠点の発生を前
提としつつこれに対処している。

従来方式１は、ダブルバッファ方式とも呼ばれる°もの
で、第１の外部回路を構成する複数の入力機器分の全デ
ータを入力したのち、これら全データの出力処理を行な
い時間的連続性の保証を行なっている。

従来方式２は、第１の外部回路を構成する機器ごとのデ
ータ入力抜出力処理を省なうものであ）、従って第１の
外部回路が複数の入力機器等で構成される場合にはこれ
ら機器数ぶんのＤＭＡ転送パラメータセットおよび処理
を必要とする。

第２図は従来方式によるデータ転送制御回路の基本的構
成を示すブロック図である。

第２図に示す従来方式の基本的構成は、プログラムモー
ドＰＩＯ（プロセスインプットアウトプット機器）１、
ＤＭＡモードＰＩＯ２，ＣＰＵ３およびメインメモリ４
を備えて構成される。

プログラムモードＰＩＯＩは第１の外部回路であシ、こ
れを構成するｍ個の外部機器によってｌバイト構成の外
部データのｍ組ぶん、ｌｌｘｍバイトがＣＰＵ３のプロ
グラムモードの制御のもとにデータバスを介してメイン
メモリ４に入力（書込）される。

ＣＰＵ３はｌｘｍバイトの外部データがメインメモリ４
にストアされたのちＤＭＡモードＰＩＯ２から受けるＤ
ＭＡ喪求に応じ、ｌ）ＭＡモードによってメインメモリ
４から出力（読出）すべきｌｘｍバイトの外部データの
Ｉ）ＭＡパラメータ、すなわちメインメモリ４に対する
転送開始アドレスならびに転送バイト数をＤＭＡモード
ＰＩＯ２に送出し、メインメモリ４からデータ長ｌｘｍ
バイトの転送データを出力するようにしている。

第３図は第２図に示す従来のデータ転送制御回路による
従来方式１のデータ転送制御におけるプログラムモード
入力の場合の機能ブロック図（５）およびＤＭＡモード
入力の場合の機能ブロック図（Ｂ）である。

第３図（５）において、プログラムモード入力ａＫよ、
りｌｘｍバイトの入力データをまずメインメモリの第１
バツフアｂにストアしたのち、点線に示す如く機能切替
スイッチＳＷ１を第２バツフアＣ側に、スイッチＳＷ２
を第１バツンアｂ側に切替た状態としてＤＭＡモード出
力出力間始する。このようにして嬉１バッファｂからＤ
ＭＡモードによる出力が完了しまた、第２バツフアＣに
対する入力が完了したとき再度スイッチ８Ｗ１．ＳＷ２
を実線の如く切替え次の人、出力を行なう。

第３図（Ｂ）はＤＭＡモード入力、プログラムモード出
力の場合のデータ転送フローを示すものであり、はじめ
にスイッチＳＷ３とＳＷ４とがそれぞれ実線に示す如く
第３バツフアｆおよび第４バツフアに接続され、ＤＭＡ
モード入力入力実行して１１ｘｍバイトの入力データを
第３バツフアｆにストアしたのちＳＷＩ、ＳＷ２を点線
の如く切替えてプログラムモード出力りの実行を開始す
る。こうして第３バツフアからＤＭＡモードによる出力
が完了し第４バッファｇへの入力が終了したのちスイッ
チ８Ｗ３．８Ｗ、ｉを再度切替えたデータ転送状態とし
次の人、出力を実行する。

第４図は第２図に示す従来のデータ転送側６４＋回路に
よる従来方式２の転送制御の機能ブロック図である。

ｍ個の入力機器によって実行される＃１から＃ｍ組まで
のｍ組のプログラムモード入力ａ１　””　ａｍおよび
ｍ組のＤＭＡモード出カ１１〜ｉｍがｍ個のバッファｊ
１〜・ｊｍとスイッチＳＷｏを介して機能的に接続され
ている状態を示す。

第４図において、＃１組のプログラムモード入力ａ１　
を実行して！バイトの入力データをバッファｊ１にスト
アしたのちスイッチＳＷ、　ｔ−ＤＭＡモードは切替え
てＤＭＡモード出カｉ、を実行しデータの出力を開始し
、これが終了したらＳＷ。

をふたたびプログラムモード入力ａ１１１１１に切替え
て次に＃２組のデータの入力を上述した＃１組の場合と
同様に実施し以下＃ｍのデータに到るまで順次同様にし
てデータの人、出力を実行する。この第４図はプログラ
ムモード入力、ＤＭＡモード出力の場合を例として説明
しているが、ＤＭＡモード入力、プログラムモード出力
の場合にもｅｌは同様にして実施しうろことは明らかで
ある。

このようにして従来方式１および２によるデータ転送制
御が実施されるが、たとえばプログラムモード入力、Ｄ
ＭＡモード出力の場合を例とするとこれらの方式にはそ
れぞれ次に述べるような欠点がある。

すなわち、従来方式１によるデータ転送制御は、全デー
タを入力したのちに出力動作を行なうため人、出力間の
時間差が極めて大となるうえ、人、出力の同期、バッフ
ァ切替ならびに２組のＤＭＡ転送パラメータの設定処理
等にもとづくソフトウェア構成の著しい複雑化を招来し
、さらにバッファ切替処理にもとづく負荷の増大に対応
してソフトウェアの処理負荷が増大するといったさまざ
まな欠点を有する。

また、従来方式１とともに通常一般的に利用されている
従来方式２にあっては、各組データを入力した都度ＤＭ
Ａ処理を実施するため従来方式１よシも入出力時間差の
改善が図れるものの各組データ入力後に実施するＤＭＡ
モード出力処理に要する時間だけ入出力時間差を生ずる
ことは避けられず、特にソフトウェアの処理負荷につい
て言えば各組データの人、出力ごとにＤＭＡモード処理
の１９か、プログラムモードとＤＭＡモードの切替処理
が必要となるため処理負荷の増大は従来方式１に比して
も著しいものとなシ、さらにソフトウェア構成も従来方
式１に比すればやや簡素化はされるものの、データ人、
出力の同期や全データの組に対するＤＭＡ転送パラメー
タ処理等に必要なソフトウェアによってかなシの複雑化
が避けられないという欠点がある。

〔発明の目的〕

本発明の目的は上述した欠点を除去し、プログラムモー
ドとＤＭＡモード間のデータ人、出力における時間的連
続性を保証するだめのデータ転送制御回路において、全
データのＤＭＡモード転送転送開始後プラグラムモード
って人、出力される任意のデータ長ごとにＤＭＡモード
転送を実行するように制御する手段を備えてデータ転送
を図ることによシ、データ人、出力における時間差を実
用土無視しうる程度に著しく低減するとともに、ソフト
ウェア処理負荷を大幅に軽減したうえ、ソフトウェア構
成を著しく簡素化し得てソフトウェアの量を大幅に減少
することができるデータ転送制御回路を提供することに
ある。

〔発明の構成〕

本発明のデータ転送制御回路は、同一データバスおよび
同一メインメモリを介して第１の外部から入力したデー
タを第２の外部回路に転送し出力する入力および出力動
作をプログラムモードとサイクルスチール方式のＤＭＡ
モード間で実行するデータ転送における制御を行なうデ
ータ転送制御回路において、転送すべき全データのＤＭ
Ａモード転送開始後プログラムモードによる入力もしく
は出力動作における任意のデータ長ごとにＤＭＡモード
転送を実行するように制御するデータ転送制御手段を備
えて構成される。

〔実施例〕

次に図面を参照して本発明の詳細な説明する。

第５図は本発明の一実施例を示すブロック図でらる０ 第５図に示す実施例はプロセッサとしてのＣＰＵ３、メ
インモリ４のほか、入力側としての第１の外部回路を形
成する６３個の入力回路、データ入力部（１）　５−１
　、データ入力部（２）　５−２、データ入力部（３）
　５−３、・・・・・・データ入力部（６３）５−６３
、第２の外部回路を構成する計数回路６、クリップフロ
ップ回路７、ＡＮＤ回路Ｂ、ＤＭＡ可信号受付回路９お
よびデータ出力部１０を備えて構成される。

この第５図の実施例の基本的動作は次のようである。す
なわち、データ入力部（１）　５−１〜デ一タ入力部（
６３）５−６３にはそれぞれ外部入力として２進化１０
進法による６桁、すなわち３ノくイトを１ワ一ド単位と
するワードノくラレル、ピッしくラレルのデータが６３
ワード入力される。こうして入力された６３ワードのデ
ータはＣＰＵ３から制御ライン３０２を介して出力され
るプログラムモード制御信号による制御を受けつつ予め
設定する周ＭＴごとにパスライン３０１を介してプログ
ラムモードでメインメモリ４に入力される。このように
して入力された６３ワードのデータは１時間内にＤＭＡ
モードで時分割的にワードシリアル、ビットハラレルの
外部出力として彼達するデータ出力部ｌＯから出力され
るがこれらのワード区別のため６３個の外部入力のそれ
ぞれに対し２進法による１バイトぶんの付加を行なって
計４バイトとして処理される。メインメモリ４にこのよ
うにしてストアされている４パイｌ成の入力データに対
するＤＭＡモード読出し動作は次のようにして実施され
る。

すなわち、データ出力部１０からサイクルスチール方式
で２値の論理値ＩＩ　１＃ｌレベルのＤ　ＩＶＩ　Ａ要
求信号が出力ライン１００１を介してＡＮＤ回路８の１
人力として送出される。

データ出力部１０は、アドレスカウンタ回路、データ転
送用バイトカウンタ、パスラインインタフェース、出力
用データメモリおよび出力用インタフェース等を内蔵し
次のようにしてメインメ売りから読出されるデータを外
部出力として出力ライン１００２に送出する。

まずＤＭＡ要求信号がＡＮＤ回路８に入力したとき、Ａ
ＮＤ回路８のもうひとつの入力が２値の論理値°′ｌ＃
でＡＮＤ条件が成立すれば論理値″１＃レベルのＡＮＤ
回路８の出力を出力ライン８０１を介してＣＰＵ３に送
出し、このようにしてＤＭＡ要求信号がＣＰＵ３によっ
て受付けられると出力ライン３０３を介してＤＭＡ転送
可信号がデータ出力部１０に供給される。このＤ　Ｍ　
Ａ転送可信号を受けた出力部１０は出力ライン１００３
を介してＤＭＡデータ読出し信号をメインメモリ４に送
出し、メインメモリ４からパスライン３０１を介して出
力部１０ヘデータが転送される。

データ出力部ｌＯには、データ入力部（１）　５−１か
ら入力する＃１データの入力を開始するに先立ち、あら
かじめ＃１〜＃６３データに関するＤＭＡモード転送用
パラメータ、すなわちＤＭＡ−Ｅ−ド転送におけるメイ
ンメモリ４に対する転送開始アドレスならびにこれに続
く転送バイト数の指定内容がセットされてＤＭＡモード
転送動作可能状態にあシ、またＤＭＡ要求信号が出力さ
れているときでもＲ８型のフリップフロップ回路７のＱ
出力端子が論理値”０”レベルのときにはＡＮＤ回路８
のＡＮＤ条件は成立せず、従ってＣＰＵ３には請求信号
は供給されないこととなる。

一方、ＣＰＵ３はプログラムモードでデータ入力部（１
）　５−１から３バイトの＃１データを外部入力として
パスライン３０１から受け、データ入力部間の区別のた
めワードデータバイトを付加してメインメモリ４に書込
んだうえＤＭＡ転送可信号を出力ライン３０１を介して
ＤＭＡ可信号受付回路９に送出する。

ＤＭＡ可信号受付回路９は論理値ＩＩ　ＩＩ＋レベルを
出力してノリツブフロップ回路７のセット端子Ｓに供給
し、これによってフリップフロップ回路７のＱ出力端子
には論理値ａｔ　１”が出力されＡＮＤ回路８はＡＮＤ
条件が成立しＤＭＡモードによるデータ転送が開始され
る。

このようにしてＤＭＡモードによる転送を行ないつつ４
バイトぶん、すなわち１ワードぶんの転送が行なわれる
とこれを計数回路６によって計測して２値の論理値ＩＩ
　ｌ”レベルのパルスを出力しフリップフロップ回路７
はこれをリセット端子Ｒに受けてＱ出力端子は２値の論
理値１＋　０　＃レベルとなｊ５ＤＭＡモード転送は停
止される。このあと、データ入力部（２）　５−２から
データ入力部（６３）５−６３までの＃２データから＃
６３データについて同じようなりＭＡモード転送動作が
繰返され、＃６３データの出力によって一連の動作が終
了し、以後このプログラムモード入力動作とＤＭＡモー
ド転送動作が予め設定する一定周期ごとに繰返えされる
。

第６図は第５図に示す実施例の基本的機能を説明するた
めの基本機能ブロック図である。

第６図の基本機能ブロック図は、第３図（５）、（Ｂ）
および第４図に示す従来方式１および２の’ｒＡＨ３ブ
ロック図と同様にｌバイト構成のデータ入力を複数個の
ｍ個プログラムモード入力、］）ＭＡモード出力もしく
はこの逆のモードで入出力する場合を例としている。

第６図において、初期設定時には請求出力Ｒｉ出力禁止
状態となっておシ、プログラムモード入力ａを実行して
ｌバイトのデータを入力するごとにＤＭＡ可信号出力Ｐ
を実行しこの出力をＤＭＡ要求出力几に送出しＤＭＡ要
求出力が可能である状態にセットする。こうしてＤＭＡ
モード出力ｄを実行して第１バツフアｂからデータを読
出しつつこの転送バイト数を１個、ｌバ？ト計数Ｑによ
シ実行するごとにＤＭＡ要求要求出力機能をふたたび禁
止状態にリセットし次のＤＭＡ可信号出力Ｐを待つ状態
とする。第６図のＤＭＡモード人力Ｃ１プログラムモー
ド出力りによるデータ転送の場合には２重矢印で示すよ
うな機能フローによってｌバイトごとにデータの人、出
力が実行される。

第７図は従来方式と本発明方式による方式のデータ転送
とを対比して示すタイムチャートである。

第７図のタイムチャートはプログラムモード入力、ＤＭ
Ａモード出力の場合のデータ転送を例としたものである
。

従来方式１によると、プログラムモードで入力されるそ
れぞれ！ビット構成の＃１〜＃ｍのｍ個のデータがメイ
ンメモリに書込みストアされたあと、プロセッサによる
プしダラムの制御のもとてＤＭＡモード読出しスタート
処理指令Ｓが出力され、これによってプログラムモード
入力に比し十分に早い読出し速度で＃１〜＃ｍのデータ
が読出されたあとＤＭＡモード読出し終了指令Ｅがプロ
セッサから出力されるというようにデータ転送の制御が
行なわれ、このあと一定の周期で繰返される。第７図に
示す従来方式１のＤＭＡ処理のＤＭＡモード出力はこの
ようなりＭＡモード出力処理の内容を示すものである。

この従来方式１にあっては、データの入力から出力まで
の時間差ＴＩが全データの入力後に順次実施されるため
非常に大きくなることが避けられない。

さて、従来方式２では、プログラムモード入力を実行し
て＃１データをメインメモリにストアしたあとＤＭＡ処
理によるスタート処理指令Ｓが出力されＤＭＡモード出
力の実行によって出力され、そのあとＤＭＡモード読出
し終了指令Ｅがプロセッサから出力されこうして＃１デ
ータ人、出力に関する転送が終了しそのあと＃２データ
から＃ｍデータについても同様にして次次にデータ転送
が行なわれ、そのあと一定周期で＃１〜＃ｍデータの転
送が繰返される。

この従来方式２によると、データの入力から出力までの
時間差Ｔ２を従来方式１の場合に比してかなシ低減した
ものとすることができるが、反面ソフト処理負荷が増大
することが避けられない。

本発明方式では、プロセッサの内蔵プログラムの制御の
もとにＤＭＡ処理のＤＭＡモード読出しスタート処理指
令Ｓが出力されたあとプログラムモード入力による＃１
データ〜＃ｍデータの各データ入力の都度これに対応し
てＤＭＡモード出力による＃１データ〜＃ｍデータのそ
れぞれが第６図に示すように出力されることとなシ、こ
の場合の人、出力の時間差Ｔ、は従来方式１はもとより
、従来方式２の場合よシもさらに短縮し、各組データの
人、出力時間差を殆んどなくしてしまうことができる。

またプログラムモードとＤＭＡモード処理におけるスタ
ート処理を同時に行なっているためソフトウェア構成も
前二者に比し著しく簡素化しうるとともに、後述する如
く人、出力時に１信号の出力処理がデータに付加される
だけでデータの転送が実施されるので、ソフトウェア処
理負荷は人、出力データ間の時間的連続性の保証を行な
わない場合と実効的に同じく、大幅に軽減できることと
なる。

第８図は、第７図のタイムチャートにおける本発明方式
のＤＭＡモード出力の１部を拡大して詳細に示すタイム
チャート部分詳細図である。

第８図に示す第７図の部分はＤ部分を詳細に示すもので
あシ、Ｄ部分のＤＭＡモード出力のほか、これと関連す
るプログラムモード入力とＤＭＡ処理可信号とを併記し
て示している。

第８図に示す如く、本発明方式によれば■バイトからの
バイトまでのｌバイト構成のプログラムモード入力、＃
ｌデータ、＃２データ等の各データは各データごとに異
る数値をもつ１バイト構成のＤＭＡ可信号を付加され、
このＤＭＡ可信号によってＤＭＡ処理可信号が時間ｔｍ
にわたって出力されこの間にＤＭＡモード出力が実行さ
れて＃１データが出力される。＃１データに引続いて入
力される＃２データの転送についても全く同様にして処
理され、ＤＭＡモード出力は次に１１．　＃２等の各組
データの入力完了後直に実施され、こうして入出力デー
タ間の時間的連続性を保証しつつ従来方式１，２の欠点
を除去したデータ転送の制御が実行される。

第９図は第５図に示す実施例のデータ転送制御回路によ
るデータ転送のタイミングチャートである。

第５図に示すデータ出力部ｌＯは（＃１）データ入力開
始前に（＃１）〜（＃６３）のＤＭＡ転送パラメータセ
ット１１が行なわれておってＤＭＡ転送可能状態にある
が、フリップフロップ回路出力１６に示す如くフリップ
フロップ回路７のＱ出力端子の出力が２値の論理値″′
０＃であって■〜■の３バイト構成の入力データ（＃１
）はメインメモリ４からＣＰＯ３Ｋは出力されない。

ＣＰＵ３はプログラムモードでデータ入力部（１）５−
１から３バイトの外部入力データのデータ人力１２を実
行するとデータ入力部相互間の入力データ区別のためワ
ードデータ１バイトを付加するワード付加１３を行ない
これをメインメモリ４にストアするデータ書込み１４を
実行するとともにＤＭＡ転送可信号１５の出力をＤＭＡ
可信号受付回路９に送出し、データ出力部１０からはＤ
ＭＡ要求信号１７の送出が行なわれ、またソリツブフロ
ップ回路７の出力は論理値ａｔ　１ｎとなシ、この結果
データ出力部１０からメインメモリ４に対してＤＭＡデ
ータ読出し信号１８の送出が行なわれてデータ書込１４
によってメインメモリ４にストアされたデータ入力部区
別用１バイト付加の４バイトのデータがワードシリアル
、ビットパラレル形式の出力データとしてデータ出力部
から出力されることとなる。以上はワード（＃１）につ
いてであるがワード（＃２）〜ワード（＃６３）につい
ても全く同様にして処理される。

なお、上述した実施例においては外部入力は３バイト、
６３個としているがこれは伺バイト構成、伺個であって
も差支えなく、またワードパラレル、ビットパラレルの
入力形式およびワードシリアル、ビットパラレルの出力
形式を他の人、出力データ形式に変換しても＃よは同様
に実施しうることは明らかである。

また、本実施例ではプログラムモード入力、ＤＭＡモー
ド出力の場合を例としているが、ＤＭＡモード入力、プ
ログラムモード出力のデータ転送制御回路も容易に実施
しうることは明らかであシ以上はすべて本発明の主旨を
損なうことなくいずれも容易に実施しうるものである。

〔発明の効果〕

以上説明した如く本発明によれば、プログラムモードと
ＤＭＡモード間のデータ人、出力における時間的連続性
を保証するためのデータ転送制御回路において、全デー
タのＤＭＡ転送転送開始日プログラムモード、出力にお
ける任意のデータ長ごとにＤＭＡ転送を実行するように
データ転送を制御する手段を備えてデータ転送を実施す
ることによって、データ人、出力の時間差を著しく低減
しうるとともにソフトウェア構成を大幅に簡累化し、従
ってソフトウェア処理負荷も大幅に低減しつるデータ転
送制御回路が実現できるという効果がある。

【図面の簡単な説明】

第１図はプログラムモード入力とＤＭＡモード出力によ
るデータ入出力のタイミングの一例を示す入出力タイミ
ングチャート、第２図は従来方式によるデータ転送制御
回路の基本的構成を示すブロック図、第３図は第２図に
示す従来のデータ転送制御回路による第１のデータ転送
制御方式におけるプログラムモード入力の場合の機能ブ
ロック図（５）およびｆ）ＭＡモード入力の場合の機能
ブロック図（Ｂ入第４図は第２図に示す従来のデータ転
送制御回路による第２のデータ転送制御方式における機
能ブロック図、第５図は本発明の一與施例荀示すブロッ
ク図、第６図は第５図の実施例の基本的機能を説明する
ための基本機能ブロック図、第７図は従来方式と本発明
による方式のデータ転送とを対比して示すタイムチャー
ト、第８図は第７図のタイムチャートにおける本発明の
ＤＭＡモード出力チャートの１部を拡大して詳細に示す
タイムチャート部分詳細図、第９図は第５図の実施例に
よるデータ転送のタイミングチャートである。 １・・・・・・プログラムモードＰＩＯ（プロセス　イ
ンプット　アウトプット）、２・・・・・・Ｉ）　Ｍ　
ＡモードＰＩ０，３・・・・・・ＣＰＵ、４・・団・メ
インメモ１ハ５−１〜５−６３・・・・・・データ入力
部（１）〜（６３）、６・・・・・・計数回路、７・・
・・・・フリツプフロツプ回路、８・・・・・・ＡＮＤ
回路、９・・・・・・ＤＭＡ可信号受付回路、１０・・
・・・・データ出力回路。 代理人　弁理士　内　原　晋 第２図 （Ａ） （′Ｂ） 第３凶 第４閏 第５閉 第乙閃

Claims (1)

【特許請求の範囲】
1. 同一データバスおよび同一メインメモリを介して第１の
   外部回路から入力したデータを第２の外部回路に転送し
   出力する入力および出力動作をプログラムモードとサイ
   クルスチール方式のＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒ
   ｙ　Ａｃｃｅｓｓ、ダイレクト　メモリ　アクセス）モ
   ード間で実行するデータ転送における制御を行なうデー
   タ転送制御回路において、転送すべき全データのＤＭＡ
   モード転送開始後プログラムモードによる入力もしくは
   出力動作における任意のデータ長ごとにＤＭＡモード転
   送を実行するように制御するデータ転送制御手段を備え
   て成ることを特徴とするデータ転送制御回路。