JPH027139A

JPH027139A - ストアデータレジスタ選択方式

Info

Publication number: JPH027139A
Application number: JP15678088A
Authority: JP
Inventors: Shinji Uchida; 内田　伸治; Koichi Ikeda; 池田　公一
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1988-06-27
Filing date: 1988-06-27
Publication date: 1990-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置において、主記憶装置へストア
データをバースト転送するために用いられるストアデー
タレジスタ選択方式に関し、特に、中央処理装置がスト
アデータを高速に主記憶装置へ書き込むことが可能なス
トアデータレジスタ選択方式に関する。

〔従来技術〕

従来の情報処理装置では、中央処理装置の主記憶装置に
対する書き込みを高速化するため、複数のストアデータ
レジスタによるバースト転送を行っている。

一般に、ストアデータを格納するストアデータレジスタ
の選択方法は第２図のように示される。

この場合、まずデータ（ａ）〜（ｄ）と（ｅ）〜（ｈ）
を加算し、その演算結果■〜■を順次ストアデータレジ
スタ（ｉ）〜（ｉｖ）へ格納する。さらに、演算結果■
が主記憶装置へのバス（ＭＢ）に送出された時点で次命
令ストアデータ転送許可信号を出力し、その格納順序と
同じ順序で、演算結果■〜■をバスに送出する。

次に、次命令ストアデータ転送許可信号により、データ
（ｉ）〜（１）と（ｍ）〜（ｐ）を加算し、その演算結
果■〜■を順次ストアデータレジスタ（ｉ）〜（ｉｖ　
）へ格納する。さらに、その格納順序と同じ順序で、演
算結果■〜■をバスに送出する。

すなわち、ストアデータをストアデータレジスタ（ｉ）
〜（ｉｖ）へ格納する順序（（ｉ）→（ｉＶ））と同じ
順序で主記憶装置へ転送する。

これに対して、ストアデータをストアデータレジスタ（
ｉ）〜（ｉｖ　）へ格納する順序（（ｉ）→（ｉＶ））
と逆の順序（（ｉｖ　）→（ｉ））で主記憶装置へ転送
する場合がある。

この場合の動作については第３図のように示される。

まず、データ（ａ）〜（ｄ）と（ｅ）〜（ｈ）を加算し
、その演算結果■〜■を■→■の順序でストアデータレ
ジスタ（ｉ）〜（ｉｖ）へ格納する。さらに、それらの
ストアデータを、格納時と逆の順序でバスに送出する。

なお、次命令ストアデータ転送許可信号は、最後のスト
アデータ（演算結果）■がバスに送出される時点で出力
される。

次に、次命令ストアデータ転送許可信号により、データ
（ｉ）〜（１）と（ｍ）〜（ｐ）を加算し、その演算結
果■〜■を■→■の順序でストアデータレジスタ（ｉ）
〜（ｉｖ）へ格納する。さらに、その格納順序と逆の順
序で、ストアデータ（演算結果）■〜■をバスに送出す
る。

つまり、次命令のストアデータ■は直ちにストアデータ
レジスタ（ｉ）〜（ｉｖ）に格納されず、ストアデータ
レジスタ（ｉ）から現命令のストアデータ■がバスに送
出された後、次命令のストアデータ■をストアデータレ
ジスタ（ｉ）に格納する。

なお、この種の方法として関連するものには、例えば特
開昭６１−２００１６３号公報が挙げられる。

〔発明が解決しようとする課題〕

上記従来技術では、ストアデータをストアデータレジス
タへ格納する順序と逆の順序で主記憶装置へ転送し、次
命令のストアデータをストアデータレジスタに格納する
際、現命令における最後のストアデータがストアデータ
レジスタから主記憶装置へ転送されるまでの間、待ち時
間が生じるという問題があった。

本発明の目的は、このような問題点を改善し、ストアデ
ータを高速に主記憶装置へ書き込むことが可能なストア
データレジスタ選択方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明のストアデータレジス
タ選択方式は、同一語長を有する複数のストアデータレ
ジスタと、ストアデータを格納する際、および主記憶装
置へストアデータを転送する際に、使用するストアデー
タレジスタを選択する回路とを備えた情報処理装置にお
いて、ストアデータをストアデータレジスタに格納する
順序と、そのストアデータをストアデータレジスタから
主記憶装置へ転送する順序が異なり、かつ次命令のスト
アデータをストアデータレジスタに格納する場合、主記
憶装置への転送を終了したストアデータレジスタを選択
する手段を備え、ストアデータをストアデータレジスタ
に格納する順序と、そのストアデータをストアデータレ
ジスタから主記憶装置へ転送する順序が異なり、かつ次
命令のストアデータをストアデータレジスタに格納する
場合、格納したストアデータを主記憶装置へ転送して空
になったストアデータレジスタを選択し、そのストアデ
ータレジスタに次命令のストアデータを格納することに
特徴がある。

〔作用〕

本発明においては、ストアデータをストアデータレジス
タへ格納する順序と逆の順序で、ストアデータを主記憶
装置へ転送中であっても、主記憶装置への転送を終えた
順に、次命令のストアデータを格納するためのストアデ
ータレジスタを選択するように動作する。

これにより、空いているストアデータレジスタに次命令
のストアデータを格納することができ、転送の際の待ち
時間は生じない。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は、本発明の一実施例におけるストアデータレジ
スタ選択方式を示すタイミングチャー１へ。

第４図は本発明の一実施例におけるス１−アデータレジ
スタ選択システムの構成図、第５図は本発明の一実施例
におけるストアデータレジスタ選択順序の説明図である
。

本実施例のストアデータレジスタ選択システムは、第４
図のように、ストアデータレジスタ（（ｉ）〜（ｉｖ）
）　　１〜４、ストアデータレジスタ選択回路５、演算
結果レジスタ６、演算結果レジスタ６とストアデータレ
ジスタ１〜４とを結ぶバス（以下ＤＢと記す）７、スト
アデータレジスタ１〜４と主記憶装置（ＭＳ）１４とを
結ぶバス（以下ＭＢと記す）８．ローカルストレージ（
ＬＳ）１３、主記憶装置１４、命令制御部１５、演算入
力レジスタＸ１６．演算入力レジスタＹ１７、および演
算器（ＡＬＵ）１８を備える。また、ストアデータレジ
スタ選択回路５には、格納ストアデータレジスタ番号レ
ジスタ１１および出カスドアデータレジスタ番号レジス
タ１２を備える。また、命令制御部１５とストアデータ
レジスタ選択回路５との間では、反転指示信号９および
次命令ストアデータ転送許可信号１０が送受され、命令
制御部１５から演算器１８へは演算指示信号１９が出力
される。

この反転指示信号９は、ストアデータの演算順序と逆の
順序で、ストアデータを主記憶装置１４へ出力するよう
に指示する。

また、格納ストアデータレジスタ番号レジスタ１１は、
演算結果レジスタ６から転送されたストアデータを格納
すべきストアデータレジスタの番号を指定するためのレ
ジスタである。

また、出カスドアデータレジスタ番号レジスタ１２は、
主記憶装置ｆ！１４へ転送すべきストアデータが格納さ
れたストアデータレジスタの番号を指定するためのレジ
スタである。

また、命令制御部１５は、主にマイクロプログラムによ
る実行命令により、演算器１８へ演算指示信号１９を出
力し、スＩ−アデータレジスタ選択回路５へ反転指示信
号９を出力する。

また、本実施例では、Ａ命令およびＢ命令を次のように
定義する。

すなわち、Ａ命令は、ローカルストレージ１３内に格納
された１６バイトのデータ（ａ）〜（ｄ）とデータ（ｅ
）〜（ｌ］）の加算を行い、その演算結果のデータ■〜
■を主記憶装置１４の１６バイトの領域に書き込む命令
である。この場合、各４バイトの演算結果■〜■は、そ
れらを主記憶装置１４ヘパ−スト転送する際の順序（■
→■）とは逆の順序（■→■）で得られるものとする。

また、Ｂ命令は、ローカルストレージ１３内に格納され
た１６バイトのデータ（ｉ）〜（１）とデータ（ｍ）〜
（ｐ）の加算を行い、その演算結果のデータ■〜■を主
記憶装置１４の１６バイトの領域に書き込む命令である
。この場合、各４バイトの演算結果■〜■は、それらを
主記憶装置１４ヘバース１−転送する順序（■→■）と
同じ順序で得られるものとする。

なお、これらの命令は、Ａ命令、Ｂ命令の順に実行する
ものとする。

次に、このような構成により、ストアデータを主記憶装
置１４にバースト転送する場合の動作について述べる。

第１図および第４図のように、まず、加算を行うため、
演算入力レジスタＸ１６および演算入力レジスタＹ１７
に、それぞれ４バイトのデータ（ｄ）および（ｈ）がロ
ーカルストレージ１３から読み出され、演算器１８に渡
される。

演算器１８は、命令制御部１５からの演算指示信号１９
によって、これらのデータを加算し、加算結果としてデ
ータ■を演算結果レジスタ６に送る。

この加算結果データ■は、１演算サイクル後にＤＢ７を
経由して、ストアデータレジスタ選択回路５により、ス
トアデータレジスタ（ｉ）１．またはストアデータレジ
スタ（ｉｖ　）　４に格納される。

なお、加算結果データ■がストアデータレジスタ（ｉ）
１に格納されるか、あるいはストアデータレジスタ（ｉ
ｖ）４に格納されるかは、第５図に示す表のように選択
される。

すなわち、ストアデータレジスタを使用するＡ命令の１
個前の命令が、ストアデータレジスタ（ｉ）１→ストア
データレジスタ（ｉｖ）４の順に出力されたか、ストア
データレジスタ（ｉｖ）４→ストアデータレジスタ（ｉ
）１の順に出力されたかに依存して選択される。

例えば、ストアデータレジスタ（ｉ）１→ストアデータ
レジスタ（ｔｖ　）　４の順に出力した場合、格納スト
アデータレジスタ番号レジスタ１１には（ｉ）がセット
され、データ■はストアデータレジスタ（ｉ）１に格納
される。

次に、ローカルストレージ１３から演算入力レジスタＸ
１６および演算入力レジスタＹ１７に。

それぞれデータ（ｃ）および（ｇ）が読み出され、下位
桁、つまりデータ（ｄ）および（ｈ）の加算時のキャリ
ーを含んだ加算が演算器１８で行われる。この加算結果
データ■は１演算サイクル後にデータ■の場合と同様に
、ストアデータレジスタ選択回路５により、ストアデー
タレジスタ（ｉｉ）２に格納される。

以下、同様にデータ（ｂ）および（ｆ）と、下位桁から
のキャリーを加算してデータ■が得られ、さらにデータ
（ａ）および（ｅ）と、下位桁からのキャリーを加算し
てデータ■が得られる。このデータ■はストアデータレ
ジスタ（ｍ）３に格納され、データ■はストアデータレ
ジスタ（ｉｖ　）　４に格納される。

また、ストアデータレジスタへ格納する最終データであ
るデータ■がストアデータレジスタ（ｉｖ）４へ転送さ
れる際、命令制御部１５からストアデータレジスタ選択
回路５へ反転指示信号９が送られる。

これにより、ストアデータレジスタ選択回路５では、ス
トアデータレジスタ（（ｊ）〜（ｉｖ））１〜４はデー
タ■、■、■、■の格納順序と逆の順序で主記憶装置１
４へ転送する必要があることを認識し、ストアデータレ
ジスタ（（ｉ）〜（ｉｖ））１〜４へ格納した順と逆の
順序に出カスドアデータレジスタ番号レジスタ１２をセ
ットする。すなわち、格納する際のストアデータレジス
タ（（ｉ）〜（〜））１〜４の順序は（ｉ）→（ｉｖ）
であるため、まず出カスドアデータレジスタ番号レジス
タ１２に（ｉｖ）をセットし、ストアデータレジスタ（
ｉｖ）４からデータ■を主記憶装置１４へ転送し、次に
出カスドアデータレジスタ番号レジスタ１２に（ｉｉｉ
）をセットし、ストアデータレジスタ（ｉｉｉ）３から
データ■を転送する。

以下、同様にストアデータレジスタ（ｉｆ）２．ストア
データレジスタ（ｉ）１の順に主記憶装置１４ヘデータ
を転送する。

この転送過程で、主記憶装置１４へ最初に転送されるデ
ータ■がストアデータレジスタ（ｉｖ）４から転送され
、ストアデータレジスタ（神）４が空くと、ストアデー
タレジスタ選択回路５は命令制御部１５へ次命令ストア
データ転送許可信号１０を出力する。

これにより、Ｂ命令が実行開始される。そして、Ｂ命令
はＡ命令と同様にして、ローカルストレージ１３から演
算入力レジスタＸ１６および演算入力レジスタＹ１７に
、それぞれデータ（ｉ）および（ｍ）を読み出し、演算
器１８にて加算し、加算結果データ■を演算結果レジス
タ６へ転送する。

この加算結果データ■が１演算サイクル後にＤＢ７へ転
送されると、ストアデータレジスタ選択回路５では、Ａ
命令のデータを主記憶装置１４へ最初に転送し終えたス
トアデータレジスタ（ｉｖ）４を、格納ストアデータレ
ジスタ番号レジスタ１１にセットする。これにより、演
算結果データ■はストアデータレジスタ（ｔｖ）４に格
納される。

以下同様にして、ローカルストレージ１３のデータ（ｊ
）および（ｎ）と、下位桁からのキャリーとの加算結果
データ■はストアデータレジスタ（■）３、ローカルス
トレージ１３のデータ（ｋ）および（０）と、下位桁か
らのキャリーの加算結果データ■はストアデータレジス
タ（ｎ）２、ローカルストレージ１３のデータ（１）お
よび（ｐ）と、下位桁からのキャリーの加算結果データ
■はストアデータレジスタ（ｊ）１に、それぞれ格納さ
れる。

この間、ストアデータレジスタ選択回路５は、ストアデ
ータレジスタ（ｉ）３からデータ■を主記憶装置１４へ
転送すると同時に、ストアデータレジスタ（〜）４ヘデ
ータ■を格納し、ストアデータレジスタ（ｉｔ）２から
データ■を主記憶装置１４へ転送すると同時に、ストア
データレジスタ（ｍ）３ヘデータ■を格納する。

以上のように、ＤＢ７に転送されてくるストアデータ■
〜■を格納するストアデータレジスタ（（ｉ　）〜（ｉ
ｖ））　１〜４の順序（（ｉ）→（ｉｖ））と逆の順序
（（ｔｖ）→（ｉ））で、ストアデータ■〜■をＭＢ８
へ転送中に１次命令のストアデータ■〜ＯがＤＢ７へ転
送されても、直ちに空いているストアデータレジスタに
格納することができる。

〔発明の効果〕

本発明によれば、ストアデータを格納するストアデータ
レジスタの順序と逆の順序で、ストアデータを主記憶装
置へ転送中に、次命令のストアデータが転送される場合
でも１次命令のストアデータを空いているストアデータ
レジスタに格納することができる。

従って、待時間を必要とせず、ストアデータを高速に主
記憶装置へ書き込むことが可能である。

【図面の簡単な説明】

第１図は１本発明の一実施例におけるストアデータレジ
スタ選択方式を示すタイミングチャート、第２図および
第３図は従来のストアデータレジスタ選択方式を示すタ
イミングチャート、第４図は本発明の一実施例における
ストアデータレジスタ選択システムの構成図、第５図は
本発明の一実施例におけるストアデータレジスタ選択順
序の説明図である。１ニスドアデータレジスタ（ｉ）、２ニスドアデータレ
ジスタ（ｉｉＬ３ニスドアデータレジスタ（■）。４ニスドアデータレジスタ（ｉｖ）、５ニスドアデ一タ
レジスタ選択回路、６：演算結果レジスタ、７：演算結
果レジスタとストアデータレジスタを結ぶバス（ＤＢ）
、８ニスドアデータレジスタと主記憶装置を結ぶバス（
ＭＢ）、９：反転指示信号、１０：次命令ストアデータ
転送許可信号、１１：格納ストアデータレジスタ番号レ
ジスタ、１２：出カスドアデータレジスタ番号レジスタ
、１３：ローカルストレージ（ＬＳ）、１４：主記憶装
置（ＭＳ）。１５：命令制御部、１６：演算入力レジスタＸ。１７：演算入力レジスタＹ、１８：演算器（Ａ　Ｌ　Ｕ
）。１９：演算指示信号。　　ＫＫＫＫＫ：ＫＫ

Claims

【特許請求の範囲】

１、同一語長を有する複数のストアデータレジスタと、
該ストアデータレジスタにストアデータを格納する際、
および該ストアデータレジスタから主記憶装置へストア
データを転送する際に、使用するストアデータレジスタ
を選択する回路とを備えた情報処理装置において、スト
アデータを上記ストアデータレジスタに格納する順序と
、該ストアデータを該ストアデータレジスタから上記主
記憶装置へ転送する順序が異なり、かつ次命令のストア
データを該ストアデータレジスタに格納する場合、主記
憶装置への転送を終了したストアデータレジスタを選択
する手段を備え、ストアデータをストアデータレジスタ
に格納する順序と、該ストアデータを該ストアデータレ
ジスタから主記憶装置へ転送する順序が異なり、かつ次
命令のストアデータを該ストアデータレジスタに格納す
る場合、主記憶装置への転送を終了して空になったスト
アデータレジスタを選択し、該ストアデータレジスタに
次命令のストアデータを順次格納することを特徴とする
ストアデータレジスタ選択方式。