JPH04311247A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディジタルＶＴＲな
どに適用して好適な制御用プロセッサのバス制御装置に
関する。

【０００２】

【従来の技術】ディジタルＶＴＲなどでは機器内で複雑
で多様な制御は制御用マイクロプロセッサ（ＣＰＵなど
の制御用プロセッサ）の管理の元に実現している。その
場合に制御用プロセッサが制御のためのデータ転送の際
に直接あるいは間接的にその制御を司るものが一般的で
ある。

【０００３】これについて、図７を参照して説明する。 図７において、１２は制御用プロセッサ（ＣＰＵ）であ
る。制御用プロセッサ１２にはバッファ１４を介してシ
ステムバス１６が接続されている。システムバス１６に
はその装置において使用される各種の制御手段が接続さ
れる。ディジタルＶＴＲの場合にはビデオ信号処理手段
、オーディオ信号処理手段、誤り訂正処理手段、回転磁
気ヘッドに対する制御手段などが接続されて、その制御
が行なわれる。

【０００４】１８は制御プログラムが内蔵されたＲＯＭ
、２０は処理データを保存したりするためのＲＡＭであ
る。また、システムバス１６には本例ではシリアルコン
トロール用のＬＳＩ３２を介してシリアルバス２４が接
続されている。シリアルバス２４には複数のシリアルバ
ス用Ｉ／Ｏポート（図示しない）を介して複数の制御手
段（インタフェース）が接続される。ディジタルＶＴＲ
の場合には操作パネルの表示系などがこのインタフェー
スに当たる。シリアルバス２４に接続された各種の制御
手段は何れもシステムバス１６を介して制御用プロセッ
サ１２に接続されることになる。

【０００５】

【発明が解決しようとする課題】ところで、この図７に
示す構成ではシリアルバス２４に接続された制御手段を
制御用プロセッサ１２で制御しようとするときにはシス
テムバス１６を介して信号の授受が行なわれるものであ
るから、シリアルバス２４上の制御手段を制御しようと
するときにはシステムバス１６を占有することになる。 そのため、シリアルバス２４を使用したデータの転送が
終了するまではシステムバス１６に接続された制御手段
を制御用プロセッサ１２によって制御することができず
、データ転送の終了を待って次の処理に移行する必要が
あった。逆にシステムバス１６上に接続された制御手段
に対してデータの転送を行なっている場合にはシリアル
バス２４を使用することができない。そのため、処理時
間がかかったり、制御用プロセッサ１２のソフトウエア
上に負担がかかっていた。

【０００６】そこで、この発明はこのような従来の課題
を解決したものであって、処理時間を短縮するための並
列処理などが可能なバス制御装置を提案するものである
。

【０００７】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては機器内に組み込まれた制御用プ
ロセッサを有し、この制御用プロセッサにはシステムバ
スを介して複数の制御手段が接続されると共に、シリア
ルバスマスタを介してインタフェースデータ用メモリが
接続され、このメモリにはシリアルバスによって接続さ
れた複数のインタフェースからの転送データや上記制御
用プロセッサからの転送データなどがストアされ、上記
シリアルバスマスタには、上記制御用プロセッサとメモ
リとの間のバス接続および上記メモリとシリアルバスと
の間のバス接続が上記制御用プロセッサから得られるエ
クセキュート信号に基づいて実行されるようなバス制御
手段が設けられてなることを特徴とするものである。

【０００８】

【作用】図１において、インタフェースデータ用のメモ
リ２２に制御用プロセッサ１２からデータを転送すると
きにはスイッチング手段４２ａ〜４２ｃは端子「０」側
に制御されて、システムバス１６（１６ａ〜１６ｃ）と
メモリ２２側に設けられた共通バス４４（４４ａ〜４４
ｃ）が接続される。これによって、制御用プロセッサ１
２から転送先を示すアドレスデータなどの転送データが
メモリ２２に供給（転送）されてストアされる。制御用
プロセッサ１２からはさらにアドレスレジスタ４６にス
タートアドレスデータやエンドアドレスデータなどが供
給されてこれがストアされる。

【０００９】全ての転送データがメモリ２２にストアさ
れると制御用プロセッサ１２から出力されたエクセキュ
ート信号ＥＳによってタイミングコントロール回路４８
が制御されてビジー信号ＢＳが論理レベル「１」に反転
する。これでスイッチング手段４２ａ〜４２ｃが端子「
１」側に切換制御されるから、メモリ２２の共通バス４
４はそれぞれシリアルバス２４側のバス５２（５２ａ〜
５２ｃ）に接続されて、制御用プロセッサ１２側のシス
テムバス１６と切り離される。

【００１０】その結果、システムバス１６とシリアルバ
ス２４とが独立し、シリアルバス２４側に接続されたイ
ンタフェース２６、２８などを介して所定の制御手段が
、インタフェースデータ用メモリ２２にストアされた転
送データによって制御される。またこの処理中に制御用
プロセッサ１２によってシステムバス１６に接続された
制御手段の処理が独立して実行される。

【００１１】

【実施例】続いて、この発明に係るバス制御装置の一例
を上述したディジタルＶＴＲに適用した場合につき、図
面を参照して詳細に説明する。説明の都合上図２以下か
ら説明する。

【００１２】図２はこの発明の概要を説明するための系
統図であって、図７と同一の部分はその説明を省略する
が、この発明においても制御用プロセッサ１２にはバッ
ファ１４を介してシステムバス１６が接続されている。 この発明ではシステムバス１６とシリアルバス２４とが
シリアルバスマスタ３０によって連結される。このシリ
アルバスマスタ３０には転送データなどを蓄えておくた
めのインタフェースデータ用メモリ（ＲＡＭ）２２が接
続される。

【００１３】シリアルバスマスタ３０はシステムバス１
６とシリアルバス２４との連結を制御するためのもので
、その制御態様を図３を用いて説明する。同図Ａは制御
用プロセッサ１２から転送データをメモリ２２に転送し
ていないときの状態である。この場合にはシリアルバス
マスタ３０は特別な制御は行なわず、メモリ２２がシス
テムバス１６に接続されているのみである。したがって
、メモリ２２はあたかも制御用プロセッサ１２のシステ
ムバス１６上のデバイスとして機能する。

【００１４】したがって、制御用プロセッサ１２はメモ
リ２２に対して転送データを書き込んだり、逆にメモリ
２２にストアされているデータを読み込んだりすること
が可能になる。

【００１５】これに対して、同図Ｂはデータ転送時の状
態を表わしている。このときにはシリアルバスマスタ３
０はシステムバス１６から実質上切り離された状態とな
っている。そのためにメモリ２２に既に書き込まれてい
る転送指示のための情報（アクセス対象を示すアドレス
データや転送方向を示すデータ）を基にして、同じくこ
のメモリ２２に既にセットされている転送データをシリ
アルバス２４に接続されたＩ／Ｏポート２６や２８側に
出力したり、あるいはこれらＩ／Ｏポート２６、２８か
ら読み込んできたデータがメモリ２２に書き込まれる。

【００１６】そして、このようなメモリ２２とＩ／Ｏポ
ート２６，２８との間のデータ授受中にも拘らず、上述
した理由によりメモリ２２側とは独立して制御用プロセ
ッサ１２は通常の動作を行なうことができる。

【００１７】以上のような動作を達成するための具体例
を次に説明するが、まず図４にはシリアルバス２４の具
体例が示されている。シリアルバス２４は４本のバス２
４（２４ａ〜２４ｄ）で構成される。ライトデータはＩ
／Ｏポートに出力するためのデータであるが、これには
図５Ａ、Ｂに示すようにライトデータの他に転送先を識
別するためのアドレスデータや転送方向を指定するため
のデータ（１ビットデータ）も付加されて同時に転送さ
れる。

【００１８】転送データの最初の１バイト目のヘッダ（
１ビット）を認識するため、ヘッダ位置指定パルス（図
５のように１ビットに対応したパルス）が出力される。 データ転送はシリアルクロックＣＫに同期して転送され
る。

【００１９】リード動作を行なうときには図５Ｂに示す
ように、転送元を指定するためのアドレスデータと転送
方向指示データのみが送られ、Ｉ／Ｏポート２６，２８
側よりリードされたデータはバス２４ｃを通じてメモリ
２２側に転送される。リード動作のときにもヘッダ位置
指定パルスとシリアルクロックＣＫとがＩ／Ｏポート２
６，２８側に送られる。

【００２０】これらの転送データや転送先や転送元を示
すためのアドレスデータは何れもこれらの転送モードと
なる前に予め制御用プロセッサ１２からメモリ２２にセ
ットされている。これについては後述する。

【００２１】図６はメモリ２２にセットされるデータ内
容の一例を示す。図は２バイトを単位とする異なるデー
タの書き込みと読み出しを交互に繰り返すときのデータ
内容の一例である。メモリ２２のビット幅は９ビットで
あり、ビット８は任意のディバイスに対する転送ブロッ
ク（２バイトのアドレスデータと同じく２バイトの転送
データで１ブロックを構成する）の識別ビットとして機
能する。

【００２２】転送ブロックの最初の２バイトにアドレス
情報（Ａ０からＡ１５までの１６ビット）が含まれ、そ
のうち２バイト目のビット７（Ａ１５）は転送方向を指
示するためのデータであって、この例では「１」がライ
ト方向を、「０」がリード方向を示す。

【００２３】３バイト目からはＩ／Ｏポート２６，２８
側にライトすべき２バイトのデータ（Ｄ００からＤ１７
）が格納されている。リードモードでの転送ブロックで
はリードされたデータを書き込めるようにデータ領域を
開けておく。ライトモードでのアドレス情報は転送先の
アドレス情報であり、リードモードでのアドレス情報は
転送元のアドレス情報である。

【００２４】図６の例ではメモリ２２上のアドレスＮが
スタートアドレスであり、アドレスＮ＋１１がエンドア
ドレスである。このようなアドレスをおいたのはシリア
ルバスマスタ３０がメモリ２２のどこからどこまでの部
分について転送動作を行なうかを指定するもので、これ
らのデータは転送に先だって制御用プロセッサ１２から
シリアルバスマスタ３０に指示される。

【００２５】さて、以上のような動作を達成するために
シリアルバスマスタ３０には図１に示すような制御手段
４０が設けられている。図１において、システムバス１
６はこの例では３本のバス１６ａ〜１６ｃで構成され、
アドレスデータ、ライトイネーブルＷＥなどのストロー
ブデータおよび本来のデータがそれぞれ別々のバスによ
って送られてくる。４４（４４ａ〜４４ｃ）はメモリ２
２側に設けられた共通バスであって、システムバス１６
と同じ本数である。

【００２６】システムバス１６と共通バス４４との間に
スイッチング手段４２（４２ａ〜４２ｃ）が設けられ、
転送モードによってその切換状態が制御される。そのた
め、タイミングコントロール回路４８が設けられ、端子
４８ａには制御用プロセッサ１２からのエクセキュート
信号ＥＳが供給される。コントロール回路４８からはエ
クセキュート信号ＥＳによってその状態が反転するビジ
ー信号ＢＳが出力され、これがスイッチング信号として
スイッチング手段４２に共通に供給される。図ではエク
セキュート信号ＥＳがローレベルのとき端子「０」側に
切り替わり、ハイレベルのとき端子「１」側に切り替わ
るようになっている。

【００２７】４６はアドレスレジスタであって、上述し
たようにスタートアドレスとエンドアドレスの各データ
およびストローブデータがシステムバス１６よりセット
される。これらデータはタイミングコントロール回路４
８に供給されてこれによりメモリ２２に対するアドレス
データおよびストローブデータが生成される。

【００２８】これは、メモリ２２から転送データをリー
ドしたり、Ｉ／Ｏポート２６，２８側からのデータをラ
イトするときのメモリ２２に対するタイミングを制御す
るためにアドレスデータやストローブデータが必要にな
るからである。

【００２９】５４はデータ変換器であって、メモリ２２
からのパラレルデータがシリアルデータに変換されてＩ
／Ｏポート２６，２８側に出力され、またＩ／Ｏポート
２６，２８側よりリードされたシリアルデータがパラレ
ルデータに変換されてメモリ２２側に出力される。この
データ変換器５４にはコントロール回路４８からタイミ
ング信号ＴＰが供給されてこのタイミング信号ＴＰに同
期してデータの変換処理が行なわれる。

【００３０】さて、このように制御手段４０を構成した
場合において、通常の動作モードつまりシリアルバス２
４を使用しないような動作モードのときには、ビジー信
号ＢＳが「０」であるためにスイッチング手段４２は端
子「０」側に切り換えられた状態にある。そのため、制
御用プロセッサ１２のシステムバス１６はシリアルイン
タフェースのメモリ２２に直結され、それ以外の部分は
切り離された状態となっている（図３参照）。

【００３１】この状態において、メモリ２２に対して転
送を行なうためのアドレスデータやデータが制御用プロ
セッサ１２からセットされる。アドレスは初期化時に一
度セットすればよく、データも更新する必要のあるとこ
ろだけ更新すればよい。次に、スタートアドレスデータ
およびエンドアドレスデータがレジスタ４６にセットさ
れる。これで転送準備が完了する。

【００３２】転送スタートはエクセキュート信号ＥＳの
立ち下がりに同期して行なわれる。すなわち、このエク
セキュート信号ＥＳが立ち下がるとコントロール回路４
８が動作を開始する。これによってビジー信号ＢＳが始
めて「１」に反転してスイッチング手段４２は端子「１
」側に切り換えられ、システムバス１６とメモリ２２の
共通バス４４とが切断され、そして共通バス４４とシリ
アルバス２４とが連結される。

【００３３】この切換によってバスマスタ３０がメモリ
２２を独立に制御できるようになり、また制御用プロセ
ッサ１２はバスマスタ３０側とは全く独立して別の作業
を処理できることになる。

【００３４】コントロール回路４８から出力されるアド
レス情報はスタートアドレスからエンドアドレスになる
までカウントアップされ、これでメモリ２２にセットさ
れているアドレスやデータなどの情報がリードされて転
送ブロックごとに順次処理される（図６参照）。例えば
、ライトモードであればメモリ２２よりリードされたデ
ータがデータ変換器５４でパラレルシリアル（Ｐ／Ｓ）
変換されたのち図５に示すタイミングでシリアルバス２
４側に出力される。リードモードであれば、Ｉ／Ｏポー
ト２６，２８側よりリードされたデータがシリアルパラ
レル（Ｓ／Ｐ）変換されたのちメモリ２２にセットされ
ることになる。

【００３５】エンドアドレスまでカウントアップすると
、ビジー信号ＢＳが再びローレベルに反転してシステム
バス１６とメモリ２２が直結されて、制御用プロセッサ
１２からのアクセスが可能になる。

【００３６】なお、Ｉ／Ｏポート２６，２８などに連結
された転送先のハードウエアは、デバイスアドレスを解
除するデコーダと、ライトポート（Ｓ／Ｐ）、リードポ
ート（Ｐ／Ｓ）を持っているだけであるが、専用のパラ
レルＩ／ＯのＩＣとすることもできるし、別のＩＣに内
蔵するようにしてもよい。

【００３７】バスマスタ３０に関してもＩＣ化（２００
０ゲート程度）すれば、このインタフェースの占有する
ハードウエアの規模は非常に少なくなる。この発明は１
つの制御用プロセッサで多数のハードウエア制御を行な
う必要があるときに適用して好適である。

【００３８】

【発明の効果】以上のように、この発明に係るバス制御
装置では、制御用プロセッサとメモリとの間のバス接続
およびインタフェースデータ用のメモリとシリアルバス
との間のバス接続が制御用プロセッサから得られるエク
セキュート信号に基づいて実行されるようなバス制御手
段をシリアルバスマスタに設けたものである。

【００３９】これによれば、制御用プロセッサからイン
タフェースデータ用のメモリに転送先のデータなどをセ
ットしたあとではシステムバスとシリアルバスとを切断
しても、それぞれ独立して作業を実行できる。つまり、
バスの切断後はシリアルバスマスタからの指示でシリア
ルバス側に接続されたインタフェースとの間のデータ授
受が可能になるため、このデータ処理中は制御用プロセ
ッサは別の作業を処理できる。

【００４０】そのため、この発明では処理時間の短縮を
図れると共に、シリアルバスマスタにその後の作業を委
譲できるため制御用プロセッサのソフトウエア上の負担
が軽減されるなどの特徴を有する。

【図面の簡単な説明】

【図１】この発明に係るバス制御装置の要部であるシリ
アルバスマスタ内に設けられたバス制御手段の一例を示
す系統図である。

【図２】この発明に係るバス制御装置の一例を示す系統
図である。

【図３】バス制御装置の使用状態の説明図である。

【図４】シリアルバスの具体例を示す結線図である。

【図５】ライトモードとリードモードとの説明のための
タイミングチャートである。

【図６】インタフェースデータ用メモリのセット内容を
示す図である。

【図７】従来のバス制御装置の一例を示す系統図である
。

【符号の説明】

１０　　バス制御装置 １２　　制御用プロセッサ １６　　システムバス ２２　　インタフェースデータ用メモリ２４　　シリア
ルバス ３０　　シリアルバスマスタ ４０　　バス制御手段 ４２（４２ａ〜４２ｃ）　　スイッチング手段４６　　
アドレスレジスタ ４８　　タイミングコントロール回路 ５４　　データ変換器

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　機器内に組み込まれた制御用プロセッ
   サを有し、この制御用プロセッサにはシステムバスを介
   して複数の制御手段が接続されると共に、シリアルバス
   マスタを介してインタフェースデータ用メモリが接続さ
   れ、このメモリにはシリアルバスによって接続された複
   数のインタフェースからの転送データや上記制御用プロ
   セッサからの転送データなどがストアされ、上記シリア
   ルバスマスタには、上記制御用プロセッサとメモリとの
   間のバス接続および上記メモリとシリアルバスとの間の
   バス接続が上記制御用プロセッサから得られるエクセキ
   ュート信号に基づいて実行されるようなバス制御手段が
   設けられてなることを特徴とするバス制御装置。